–
- CSID: A Self-Healing Reconfigurable Accelerator Structure for Fault-Tolerant Multi-Cores
- Thurday, 23th June 2017, 14h00-15h00, Rennes room Direction + Lannion room 309N
- Rafail Psiakis, IRISA-CAIRN
- Abstract: The use of reconfigurable hardware in safety- and mission-critical applications, like transportation and industrial control systems, is increasing rapidly. Undetected errors caused by faults, e.g. from radiation and electromagnetic noise or aging, may have fatal consequences on the system and its environment. The objectives of this thesis is to propose a new adaptable fault tolerant architecture which would allow to form a highly evolvable system in the sense that the use of processing units can be dynamically changed to adapt to different fault tolerance requirements.
In this direction, we based on Very Long Instruction Word (VLIW) architectures, which are known to have inherent processing unit redundancy and it can be used for fault tolerance. Currently, reliablility through idle slots utilization is explored aither at compile-time, increasing code size and storage requirements, or at run-time only inside the current instruction bundle, adding unnecessary time slots and degrading performance. To address these issues, we proposed a technique to explore the idle slots inside and across original and replicated instruction bundles reclaiming more efficiently the idle slots and creating a compact schedule. The execution of both original and replicated instructions is allowed at any adequate function unit, providing higher flexibility on instruction scheduling.
–
- Challenges in real-time execution on many-core architectures: Interference, WCET and (timing-) Optimality
- Monday, 12th June 2017, 16h00-17h00, Rennes room Aurigny + Lannion room 309N
Stefanos Skalistis, EPFL, Lausanne
Abstract: The increasing processing demand of computing systems has lead unavoidably, due to the “Power Wall”, to multi-/many-core architectures. Yet, their use for safety-/mixed-critical systems (such as Autonomous Vehicles, portable 3D ultrasound, etc) is rather limited and considered inefficient. The main reason being the complicated architecture and resource sharing of such platforms, which introduces multiple sources of timing interference for parallel executed tasks, rendering accurate estimation of tasks’ Worst-Case Execution Time (WCET) hard to achieve. As a result optimising real-time guarantees, (e.g. latency) is challenging, since it highly depends on WCETs which are largely over-approximated, resulting in underutilized, ineffiecient systems. In this talk, I will first present the challenges in estimating tasks interference and WCET in many-core architectures and how we address those via an interference-sensitive WCET estimation method, while remaining safe. Having such an interference-sensitive method, I will present a hybrid approach for deploying dataflow applications to many-core architectures which is safe and near-optimal, by providing tight (offline) guarantees and adapting at runtime, achieving performance comparable to best-efforts approached. Experimental results for both methods will be reported for the Kalray MPPA-256.
–
- Design of Reconfigurable Dependable FPGA-Based Systems
- Wednesday, 7th June 2017, 16h00-17h00, Rennes room Brehat + Lannion room 309N
- Stanislaw Piestrak, professor at université Paul Verlaine, Metz
Abstract: For many years, field programmable gate arrays (FPGAs) have been widely used in various industrial and embedded applications, due to their high performance and reprogrammability. In many embedded applications ignoring FPGA reliability is a luxury no designer can afford. Therefore, to ensure high fault coverage, low error rate, and cost-efficiency, many FPGA-based systems must be designed with built-in mechanisms for fault-tolerance, prediction, detection, and recovery during normal system operation. The major reliability problem of SRAM-based FPGAs is their susceptibility to temporary faults called Single Event Upsets (SEUs) caused by cosmic radiation, even in terrestrial applications. The first part of the tutorial focuses on reliability problems in FPGAs and will explore the fault and error models related to the configuration, logic, and architectural upsets. The second part will focus on commonly used techniques for SEU detection, fault-tolerance (mitigation) and avoidance of faults difficult to handle.
–
- Towards reliable implementation of digital filters
- Friday, 2nd of June 2017, 11h00-12h00, Rennes room Aurigny + Lannion room 309N
- Anastasia Lozanova Volkova, PhD student LIP6
- Abstract: Signal processing and control algorithms are prevalent in a large range of systems: from aerospace control and
telecommunications to military and industrial. One of the basic bricks of these algorithms is Digital Filters.
One of the most important considerations in the evaluation of performance of a Digital Filter is its behaviour
under finite-precision constraints. Usually, for implementations in embedded systems we seek for the maximum
possible degradation of the accuracy, in order to speed up the computations, win maximum place on the circuit
and/or decrease power consumption. Achieving this trade-off while providing correct output is complicated and
existing approaches require some level of fault tolerance. While occasional failure of telecommunication system
usually does not represent any issue, in automotive and aerospace applications it may be unacceptable.In my thesis, entitled ”Towards reliable implementation of digital filters” , I aim at providing tools for optimal
and reliable implementation of linear filters. More precisely, I take part in development of an automatic filter code
generator. In this talk I make an overview of the filter-to-code generator and focus on algorithms for rigorous
evaluation of the errors due to implementation of recursive filters on Fixed-Point processors. Our algorithms are
based on a combination of techniques from computer arithmetic domain, such as rigorous floating-point error
analysis, interval arithmetic and multiple precision implementations.
–
- CSID: Étude et conception d’un émetteur-récepteur numérique pour les réseaux sur puce sans fil
- Thuesday, 16th June 2017, 16h30-17h30 Lannion room 309N
- Joel Ortiz Sosa, IRISA-CAIRN
- Abstract: Les technologies actuelles CMOS avancées permettent d’intégrer un grand nombre de cœurs sur une seule puce pour les systèmes embarqués ou le calcul à haute performance. Lors de la conception d’une architecture multi-cœurs, les critères observés sont : la consommation énergétique, la dissipation de chaleur, le calcul parallèle, le stockage et la communication. Cependant, sans développer de nouvelles méthodes ou techniques de conception, il n’est pas possible d’envisager une exécution efficace des applications sur ce type d’architecture. La communication entre les cœurs de calcul est notamment un enjeu essentiel pour l’efficacité des architectures. Pour cette raison, de nouveaux modèles de communications de type réseau sur puce (NoC) sont apparus et sont en concurrences pour offrir la meilleure solution : NoC 3D, NoC RF guidé, NoC optique et NoC sans fil (WiNoC).
Mon sujet de thèse a pour but l’étude de la conception des techniques d’accès et de modulation, ainsi que du protocole de contrôle d’accès au support (ou couche MAC) pour les réseaux sur puce sans fil (WiNoC). Mes travaux visent le développement de blocs numériques, correspondant à l’accès et la modulation, sous contraintes de faible consommation et de performance liées aux débits envisagés. Le WiNoC est parmi les architectures les plus prometteuses d’interconnexion évolutive en raison de sa forte compatibilité avec les technologies existantes. Mon objectif est de concevoir des systèmes efficaces pour pouvoir utiliser efficacement le canal sans fil.
–
- Conception de matériel salutaire pour lutter contre le vol et la contrefaçon des circuits intégrés
- Thuesday, 9th May 2017, Rennes room Aix + Lannion room 309N
- Cédric Marchand, postdoc, team SESAM, laboratoire Hubert Curien at Saint-Étienne
- Abstract: Le vol et la contrefaçon touchent toutes les sphères industrielles de nos sociétés. En particulier, les produits électroniques représentent la deuxième catégorie de produits la plus concernée par ces problèmes. Parmi les produits électroniques les plus touchés, on retrouve les téléphones mobiles, les tablettes, les ordinateurs mais aussi des éléments bien plus basiques comme des circuits analogiques ou numériques et les circuits intégrés. Ces derniers sont au coeur de la plupart des produits électroniques et un téléphone mobile peut être considéré comme contrefait s’il possède ne serait-ce qu’un seul circuit intégré contrefait. Les estimations du coût de la contrefaçon sur le marché des semi-conducteurs impliquent une perte d’au moins 24 milliards d’euros en 2015. Il est donc indispensable de trouver des solutions pratiques et efficaces pour lutter contre la contrefaçon et le vol de circuits intégrés.Les travaux qui seront abordés lors de ce séminaire se place dans le cadre du projet SALWARE, financé par l’Agence Nationale de la Recherche et par la Fondation de Recherche pour l’Aéronautique et l’Espace. Ce projet a pour but de lutter contre le problème de la contrefaçon et du vol de circuits intégrés et propose l’étude et la conception de matériels salutaires (ou salwares). En particulier, nous proposons de combiner astucieusement plusieurs mécanismes de protection participant à la lutte contre la contrefaçon et le vol de circuits intégrés (fonctions physique non-clonables, algorithmes légers de chiffrement, blocage et déblocage de circuit, etc.), pour construire un système d’activation complet. L’activation des circuits intégrés après leur fabrication permet de redonner leur contrôle au véritable propriétaire de la propriété intellectuelle.
–
- Changement de contexte matériel compatible avec un nuage hétérogène de FPGA
- Thursday, 27 April 2017, Rennes room Aix + Lannion room 309N
- Alban Bourge, postdoc at TIMA
- Abstract: Les accélérateurs matériels occupent un rôle déterminant dans l’informatique actuelle. Leur mission est d’assurer des calculs spécifiques trop complexes pour les systèmes génériques basés sur des processeurs. Une famille de composants électroniques dits « reconfigurables », sont depuis des années considérés comme des candidats idéaux pour assurer l’accélération matérielle dans de nombreux cas : production à faible volume, besoin de mise à jour régulière, besoins d’utilisation flexible etc. En pratique, ils ne sont pas utilisés à la hauteur des gains qu’ils pourraient apporter. Afin de faciliter leur adoption on cherche à rendre l’utilisation d’une telle technologie plus flexible. Dans cette présentation, on propose donc d’étudier et d’améliorer la capacité des puces reconfigurables à être partagées. Pour partager une ressource reconfigurable, il faut prévoir la commutation des tâches s’y déroulant. Cette technique, la commutation de tâches matérielles sur cible reconfigurable, n’est pas nouvelle et appartient à l’état de l’art. On propose dans ces travaux d’utiliser cette technique avantageuse en conjonction avec un flot de conception actuel dit de synthèse de haut niveau.
- Grâce au flot de synthèse de haut niveau, on peut automatiser la génération de circuits commutables portables car non spécifiques à une architecture de puce reconfigurable. Deux propositions viennent compléter la méthode. Celle-ci visent à tirer parti du niveau de manipulation des circuits afin d’améliorer les performances d’un système utilisant des tâches commutables. Dans un premier temps, on sélectionne un ensemble de points de sauvegarde lors desquels la commutation est autorisée. On additionne ensuite un mécanisme d’extraction à la description matérielle de la tâche. Grâce à ces deux contributions ainsi que leur utilisation à haut niveau, on parvient à automatiser la génération de circuits flexibles et ayant un surcoût limité compte tenu des caractéristiques additionnelles obtenues. Un démonstrateur utilisant plusieurs technologies de FPGA est présenté. Sa mise en œuvre permet de vérifier la fonctionnalité voulue ainsi que les mesures et caractérisations in situ.
–
- Méthodes de traitement du signal pour la compensation d’imperfections RF et application sur radio logicielle
- Thursday, 23th March 2017
- Robin Gerzaguet, postdoc at CEA-Leti
- Abstract: Les émetteurs-récepteurs actuels tendent à devenir multi-standards c’est-à-dire que plusieurs standards de communication peuvent cohabiter sur la même puce. Les puces sont donc amenées à traiter des signaux de formes très différentes, et les composants analogiques subissent des contraintes de conception de plus en plus fortes associées au support des différentes normes. Les auto-interférences, c’est à dire les interférences générées par le système lui-même, sont donc de plus en plus présentes, et de plus en plus problématiques dans les architectures actuelles. Dans cette présentation, on présnetera des méthodes de compensation pour 2 imperfections RF (les Spurs et le Tx Leakage) qui s’inscrivent dans le paradigme de la radio sale, qui consiste à accepter une pollution partielle du signal d’intérêt et à réaliser, par l’intermédiaire d’algorithmes, une atténuation de l’impact de ces pollutions auto-générées. On montrera le bon fonctionnement de la méthodologie et des algorithmes par portage sur radio logicielle.
–
- Robust tools for weighted Chebyshev approximation and applications to digital filter design
- Monday, 13rd March 2017, 14h00-15h00, Rennes room Corsica + Lannion room 309N
- Silviu-Ioan Filip, post-doc at Oxford
- Abstract: Digital filtering applications are ubiquitous in a lot of engineering applications and they are in many cases performed on hardware devices that can only do fixed-point arithmetic. The use of such formats complicates the design and synthesis process. In this talk I will present an efficient and automatic toolchain for designing linear-phase FIR filters, starting from an initial specification in the frequency domain and up to synthesis on FPGA targets. This is joint work with Nicolas Brisebarre, Florent de Dinechin, Matei Istoan and Guillaume Hanrot.
–
- Economies d’énergie dans les systèmes distribués à grande échelle
- Friday, 3rd February 2017, 14h00-15h00, Rennes room Brehat + Lannion room 309N
- Anne-Cécile Orgerie, CNRS, IRISA
- Abstract: Récemment, la maturité des techniques de virtualisation a permis l’émergence d’infrastructures virtualisées (cloud). Ces infrastructures fournissent aux utilisateurs des ressources de manière dynamique, fiable et adaptée à leurs besoins. En bénéficiant des économies d’échelle, ces infrastructures distribuées peuvent gérer efficacement leurs ressources et offrir de grandes capacités de stockage et de calcul tout en minimisant les coûts pour les utilisateurs. Cependant, la rapide expansion de ces infrastructures conduit à une augmentation inquiétante et non maîtrisée de leur consommation électrique. À titre d’exemple, en 2010, les services offerts par Google s’appuyaient sur 900 000 serveurs qui ont consommé en moyenne 260 millions de watts. Cette présentation introduit les différentes problématiques liées à l’énergie dans les systèmes informatiques distribués à grande échelle, ainsi que les principales approches de l’état de l’art pour réduire la consommation énergétique de ces systèmes.
–
- PhD Defense: SIMD-aware Word Length Optimization for Floating-point to Fixed-point Conversion targeting Embedded Processors
- Friday, 16th December 2016
- Ali Hassan El Moussawi, IRISA-CAIRN
- Abstract: Afin de limiter leur coût et/ou leur consommation électrique, certains processeurs embarqués sacrifient le support matériel de l’arithmétique à virgule flottante. Pourtant, pour des raisons de simplicité, les applications sont généralement spécifiées en utilisant l’arithmétique à virgule flottante. Porter ces applications sur des processeurs embarqués de ce genre nécessite une émulation logicielle de l’arithmétique à virgule flottante, qui peut sévèrement dégrader la performance. Pour éviter cela, l’application est convertie pour utiliser l’arithmétique à virgule fixe, qui a l’avantage d’être plus efficace à implémenter sur des unités de calcul entier. La conversion de virgule flottante en virgule fixe est une procédure délicate qui implique des compromis subtils entre performance et précision de calcul. Elle permet, entre autre, de réduire la taille des données pour le coût de dégrader la précision de calcul. Par ailleurs, la plupart de ces processeurs fournissent un support pour le calcul vectoriel de type SIMD (Single Instruction Multiple Data) afin d’améliorer la performance. En effet, cela permet l’exécution d’une opération sur plusieurs données en parallèle, réduisant ainsi le temps d’exécution. Cependant, il est généralement nécessaire de transformer l’application pour exploiter les unités de calcul vectoriel. Cette transformation de vectorisation est sensible à la taille des données ; plus leurs tailles diminuent, plus le taux de vectorisation augmente. Il apparaît donc un compromis entre vectorisation et précision de calcul. Plusieurs travaux ont proposé des méthodologies permettant, d’une part la conversion automatique de virgule flottante en virgule fixe, et d’autre part la vectorisation automatique. Dans l’état de l’art, ces deux transformations sont considérées indépendamment, pourtant elles sont fortement liées. Dans ce contexte, nous étudions la relation entre ces deux transformations, dans le but d’exploiter efficacement le compromis entre performance et précision de calcul. Ainsi, nous proposons d’abord un algorithme amélioré pour l’extraction de parallélisme SLP (Superword Level Parallelism ; une technique de vectorisation). Puis, nous proposons une nouvelle méthodologie permettant l’application conjointe de la conversion de virgule flottante en virgule fixe et de l’exploitation du SLP. Enfin, nous implémentons cette approche sous forme d’un flot de compilation source-à-source complètement automatisé, afin de valider ces travaux. Les résultats montrent l’efficacité de cette approche, dans l’exploitation du compromis entre performance et précision, vis-à-vis d’une approche classique considérant ces deux transformations indépendamment.
–
- Algorithmes et architectures pour traiter les biosignaux et les télécommunications
- Thuesday, 29th November 2016, 15h30-16h30, Rennes room Aurigny + Lannion room 309N
- Daniel Massicotte, professor at Université du Québec à Trois-Rivières (Canada)
- Abstract: Nous présentons les projets de recherche réalisés au Laboratoire des signaux et systèmes intégrés du Groupe de recherche en électronique industrielle de l’Université du Québec à Trois-Rivières. Ce laboratoire développe des méthodes avancées en traitement des signaux et en microsystèmes qui ciblent les systèmes de télécommunication, le biomédical, de mesure et de contrôle.
- Les cas des communications sans fil de réseaux cellulaires et biomédicaux sont des exemples où la proposition d’algorithmes intégrés efficaces sur un émetteur-récepteur de silicium devient décisive dans son déploiement. Il est donc essentiel de fournir des solutions répondant à la fois aux exigences en matière de traitement du signal et de microsystèmes, telles que la complexité et la précision des calculs en points fixes, en faible puissance et en surface d’intégration. Nous explorons des solutions basées sur des méthodes inspirées de la nature, entre autres, les algorithmes évolutifs et les métaheuristiques, le fractal, les réseaux neuronaux, la logique floue, la transformée en ondelettes (ondelettes) pour offrir la meilleure performance algorithmique de compromis et la faible complexité d’implémentation pour DSP/FPGA/ASIC.
–
- Le calcul approximatif : un nouveau paradigme pour les architectures de calcul efficaces en énergie
- Thuesday, 22th November 2016, 10h30-11h30, Rennes room Bréhat + Lannion room 309N
- Benjamin Barrois, IRISA-CAIRN
- Abstract: Face à un essoufflement annoncé de la loi de Moore et à l’essor des systèmes embarqués, de nouveaux moyens doivent être trouvés d’améliorer les performances et la consommation énergétique des systèmes de calcul informatisé. C’est pour faire face à cet enjeu que l’intérêt que la recherche se tourne avec intérêt vers le calcul approximatif. En effet, de nombreuses applications sont résilientes à l’erreur, en fonction de la nature de leur sortie. Ainsi, d’importants gains énergétiques peuvent en théorie être atteints tout en conservant une précision de sortie satisfaisante. Parmi les techniques d’approximation, ma thèse s’intéresse plus particulièrement aux opérateurs arithmétiques approximatifs. Lors de cette soutenance à mi-thèse, je présenterai mes travaux de thèse et leurs perspective.
Tout d’abord, je présenterai l’étude des opérateurs existants que j’espère publier dans un proche futur, qui serait une première étude aussi complète de ce domaine. Ensuite, je présenterai mes travaux sur la propagation d’erreur virgule-fixe, sous-domaine classique de l’arithmétique approximative, à travers un large système faisant écho à mon travail de master. Puis je présenterai mes travaux sur la première comparaison entre l’arithmétique fixed-point et l’utilisation d’opérateurs approximatifs.Je présenterai enfin mes travaux actuels et à venir sur la simulation d’opérateurs soumis à VOS utilisant l’arithmétique approximative. Pour finir, j’évoquerai mes activités péri-thèse et les perspectives de mes travaux.
–
- CSID: Emulation d’une plateforme multi-FPGA à base de NoC dédié aux applications multimédia
- Thuesday, 18th October 2016, Rennes room Corsica + Lannion room 309N
- Atef Dora, ATER ENSSAT, CAIRN
- Abstract: Les réseaux sur puce (NoC : Network On Chip) sont actuellement les structures de communications les plus adaptées pour les systèmes embarqués multi-cœurs. Le nombre de cœurs (ou d’IPs) devenant de plus en important, il est nécessaire de mettre en œuvre des tailles de NoC (s’exprimant en nombre de nœuds) de plus en plus grandes. Dans un contexte de prototypage, il n’est pas rare de déployer des structures de NoC sur plusieurs FPGAs, le nombre total de ressources du NoC et des cœurs de calcul étant nettement supérieur aux ressources d’un seul FPGA. Certains travaux de recherche ont permis de découper le NoC et de remplacer les liens physiques internes par des protocoles de communication externes. Cette solution est possible dans le cas où la taille du NoC est petite et nécessite dans ce cas de remplacer quelques liens physiques par des communications externes. Les cartes multi-FPGA sont largement utilisées pour le prototypage rapide des systèmes complexes dédié aux applications multimédia ou télécom.
- Dans cette présentation, je vais présenter deux : Dans la première partie je vais parler des solutions proposées pour gérer les goulots d’étranglement inter-FPGA. La deuxième partie sera consacrée à la présentation de ma nouvelle architecture de NoC dédié aux applications multimédia.
