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- PhD Defense: Global Power Manager System for Self-Powered Autonomous Wireless Sensor Node
- Friday, 4th July 2014, 10h15-13h00, Lannion Room 020G
- Truong-Nhan Le – CAIRN-IRISA
- Abstract: The limited energy and recharge cycles of batteries are crippling the design of autonomous Wireless Sensor Networks (WSNs). To overcome this issue, everlasting harvested energy and supercapacitor-based energy storage are considered as potential solutions to achieve a theoretically infinite lifetime. A Power Manager (PM) is embedded in each WSN node to respect the Energy Neutral Operation condition (ENO), which means harvested energy is equal to consumed energy for a long period. In this thesis, a set of PMs are proposed for energy harvesting WSN nodes to adapt their average consumed energy by changing the wake-up interval according to the available harvested energy. Our PMs are low complexity, independent of energy sources, small memory footprint and therefore, can be easily implemented on a real EH-WSN node. Another issue addressed in this thesis when considering a multi-hop EH-WSN is the effect of wake-up interval variations to the global QoS. Due to its low harvested energy, a relay node is impractical to synchronize with a transmitter if its wake-up interval regularly changes, therefore degrading the global QoS. A new power manager, named Wake-up Variation Reduction power manager (WVR-PM) is proposed to reduce the variations of the wake-up interval. By using WVR-PM, the throughput of a multi-hop EH-WSN can be improved up to 59% compared to state-of-the-art PMs while the average consumed energy for one successful communication is reduced by 45%.
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- CST: Virtualisation sécurisée pour des systèmes embarqués
- Friday, 27th June, 2014, 14h15-15h45, Rennes room Oléron
- Franck Bucheron – DGA-MI-CAIRN-IRISA
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- Mise au point d’un système embarqué faible consommation à mémoire persistante
- Monday, 23rd June 2014, 10h30-11h30, Lannion room 309N
- Fayçal Ait Aoudia – INSA de Lyon
- Abstract:Les progrès récents en microélectronique permettent la conception de systèmes embarqués autonomes, communicants et récoltant l’énergie dans leur environnement pour s’alimenter. Ceux-ci vont sans doute jouer un rôle majeur dans la concrétisation de l’Internet des Objets. Cependant, une plate-forme qui s’alimente grâce à l’énergie récoltée dans l’environnement connaît de nombreuses et imprévisibles coupures de courant. Développer des applications pour ce type de plates-formes à alimentation transitoire peut s’avérer difficile sans le support d’un système d’exploitation abstrayant la gestion d’énergie au concepteur d’application. Plusieurs solutions ont été suggérées pour répondre à ce problème. Notre travail se concentre sur le checkpointing, une technique consistant à sauvegarder et à restaurer l’état du programme applicatif dans de la mémoire non volatile. Nous proposons un mécanisme de checkpointing incrémental afin de réduire les accès à la mémoire non volatile ainsi qu’une méthode de surveillance de l’état énergétique permettant de minimiser le surcoût imposé à l’application
par le système d’exploitation.
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- CST: Performance/Accuracy tradeoff in Automatic Parallelization for Embedded many-core Platforms
- Friday, 20th June, 2014, 10h00-11h30, Rennes Room Aurigny
- Ali Hassan EL MOUSSAWI – CAIRN-IRISA
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- CST: Unités arithmétiques reconfi gurables pour cryptoprocesseurs robustes aux attaques
- Tuesday, 3th June, 2014, 10h30-11h45, room 309N, Lannion + Visio Perpignan
- Jérémy Métairie – CAIRN-IRISA-CNRS
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- Arithmétique co-Z sur les courbes elliptiques
- Monday, 26th May 2014, 10h30-11h30, Lannion room 309N
- Nicolas Méloni – Univ. Toulon
- Abstract: L’arithmétique des courbes elliptiques a été l’objet de nombreuses améliorations dans le but de rendre les primitives cryptographiques reposant sur celles-ci plus rapides et plus sûres. Une de ces méthodes repose sur l’arithmétique dite co-Z qui, combinée avec l’utilisation de chaînes d’addition euclidiennes permet d’obtenir des algorithmes de multiplication de point à la fois efficaces et résistants aux attaques par canaux cachés. Dans cet exposé nous verrons en quoi consiste cette arithmétique co-Z et les problématiques liées au calcul de chaînes d’additions euclidiennes ou à leur génération aléatoire.
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- MDE/UML for FPGA design (preliminary title)
- Monday, 12th May 2014, 11h00-12h00, Rennes room ? + Lannion room 309N
- Chiraz Trabelsi – LIFL
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- Prédiction de branchement et reconfiguration dynamique au service de l’exploitation des architectures matérielles
- Thursday, 20th March 2014, 14h15-15h15, Rennes room Corsica + Lannion room 309N
- Vianney Lapotre – LIRMM
- Abstract: La réalisation d’un système embarqué se révèle être une tâche de plus en plus complexe. En effet, la demande en termes de performance (latence, débit, précision, …) ne cesse de croître alors que les contraintes imposées pour la conception de tels systèmes se durcissent (budget énergétique, surface, sécurité, flexibilité, …). Dans ce contexte, Il est indispensable de développer des méthodes et outils permettant une exploitation maximale et efficace des ressources disponibles. La première partie de cet exposé présente un flot de synthèse de haut niveau permettant de tirer parti de mécanismes de prédiction de branchement dans le but d’accroître l’efficacité de la spéculation d’opération. La seconde partie de l’exposé présente des travaux dans lesquels des techniques de reconfiguration et d’adaptation sont utilisés pour améliorer l’exploitation des performances offertes par l’architecture. Les cas de travaux réalisés autour d’une plateforme multi-ASIP pour le Turbo décodage et de travaux en cours de réalisation exploitant les capacités adaptatives l’architecture Big.Little d’ARM seront présentés.
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- Hardware Accelerator Supporting Fully Homomorphic Encryption
- Thrusday, 27th February 2014, 9h00-10h00, Lannion room 309N
- Ghada Abozaid – Parallel Computing Lab., Egypt-Japan University of Science and Technology
- Abstract: Homomorphic encryption became one of the most important encryption algorithms as it enables processing encrypted data. this important raises from its application field which is securing cloud computing systems. Our published analysis of Fully Homomorphic Encryption (FHE) shows that multiplication is the most time consuming operation. Moreover, multiplication of large number is very important aspect in encryption algorithms. Thus, we have proposed a new multiplier to speedup multiplication. This multiplier can lead to use FHE in real time applications. Moreover, as long as more customers trust cloud computing, the hardware utilization increases. So, our plan is to optimize and implement the multiplier, and finally get the results published.
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- CST: Online Task Placement for Dynamically Reconfigurable Hardware Accelerator in a 3D SoC Architecture
- Tuesday, 25th February, 2014, 10h30-11h45, room 309N, Lannion
- Quang Hoa Le – CAIRN-IRISA-UR1
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- SAV Séminaire Au Vert CAIRN
- Monday 16th and Tuesday 17th December 2013
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- Low Complexity Decoding in Decode-and-Forward Cooperative Systems
- Tuesday, 17th December 2013, 9h00-9h45 SAV
- Manav Bhatnagar – Indian Institute of Technology Delhi
- Abstract: In this talk, we will discuss low complexity decoding in decode-and-forward (DF) cooperative communication systems, employing single antenna nodes. The low complexity decoding for the DF cooperative system with multiple antenna based nodes will also be considered. Then DF protocol based distributed Alamouti space-time block code (STBC) will be elucidated and some interesting results for the distributed DF STBC will be discussed.
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- Mesure interne du jitter de phase d’un couple d’anneaux d’oscillateurs
- Monday, 9th December 2013, 11h00-12h00, Lannion room 309N
- David Lubicz – DGA-MI
- Abstract: Un moyen très classique de produire de l’aléa dans un composant électronique est d’échantillonner via une bascule D le signal d’un anneau d’oscillateurs par une référence temporelle (qui peut elle-même être produite par un anneau d’oscillateurs). La suite de bits produite en sortie de la bascule dépend de la phase entre les deux signaux qui varie de manière aléatoire du fait du phénomène de bruit de phase. Afin d’exploiter ce phénomène, il est important de pouvoir qualifier les propriétés statistiques de ce bruit afin de garantir le taux d’entropie du générateur. Dans cet exposé, nous décrivons un algorithme simple que l’on peut embarquer dans un composant afin d’obtenir les paramètres statistiques du jitter de phase.
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- Attaques par canaux auxiliaires et collisions: intérêts et limitations
- Monday, 9th December 2013, 14h00-15h00, Lannion room 309N
- Benoît Gérard – DGA-MI
- Abstract: La plupart des attaques en consommation de courant (ou rayonnement électromagnétique) se basent sur un “modèle de fuite” du composant cible.
Celui-ci modélise l’impact de la donnée traitée sur la consommation observée. Il peut être obtenu par une phase d’apprentissage préalable (profilage) ou bien simplement reposer sur une intuition d’ingénierie (par exemple selon la valeur d’un bit d’un registre la consommation sera différente).
Les attaques par collision, elles, se basent juste sur l’hypothèse que deux opérations identiques appliquées à des données identiques donneront deux signatures similaires. Ce type d’attaque est utilisé aussi bien pour attaques des algorithmes symétriques qu’asymétriques.
Nous verrons quels sont les avantages ainsi que les limitations potentielles de ce type d’approche par rapport aux autres attaques.
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- Algorithmes et arithmétique pour l’implémentation de couplages cryptographiques
- Friday, 29th November 2013, 14h30-15h30, Lannion room 309N
- Nicolas Estibals – IRISA-CAIRN-ENSSAT-UR1
- Abstract: Dans cet exposé, je présenterai une partie de mes travaux de thèse. Je me montrerai d’abord comment utiliser les couplages en cryptographie pour obtenir des protocoles avancés. Puis je montrerai les points-clés des différentes architectures pour les accélérateurs matériels de couplages réalisés.
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- Multi-Source Power Manager for Super-Capacitor based Energy Harvesting Wireless Sensor Networks
- Friday, 8th November, 2013, 11h00-12h00, Lannion room 309N
- Nhan Le Trong – CAIRN-IRISA
- Abstract: Exploiting energy from the environment to extend the system lifetime of Wireless Sensor Network (WSN) is considered as a promising approach. In this presentation, a multi-source power manager (PM) is applied using different types of energy harvesting wireless sensor networks (EH WSN). Specifically, this PM is embedded in both thermal, solar and wind-powered WSN in order to adapt the consumed energy of the node by changing its wake-up period according to the harvested energy. Our PM takes advantage of a simple energy monitor for a super-capacitor based WSN. Experimental results performed on real WSN platforms show that our PM is able to make harvesting nodes converge to Energy Neutral Operation (ENO) with a theoretically infinite system lifetime.
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- PhD Defense: From dataflow-based video coding tools to dedicated embedded multi-core platforms
- Friday, 25th October, 2013, 9h30, Lannion room 020G
- Hervé Yviquel – CAIRN-IRISA
- Abstract:The development of multimedia technology, along with the emergence of parallel architectures, has revived the interest on dataflow programming for designing embedded systems. Indeed, dataflow programming offers a flexible development approach in order to build complex applications while expressing concurrency and parallelism explicitly. Paradoxically, most of the studies focus on static dataflow models of computation, even if a pragmatic development process requires the expressiveness and the practicality of a programming language based on dynamic dataflow models, such as the language included in the Reconfigurable Video Coding framework.
In this thesis, we describe a complete development environment for dataflow programming that eases multimedia development for embedded multi-core platforms. This development environment is built upon a modular software architecture that benefits from modern software engineering techniques such as meta modeling and aspect-oriented programming. Then, we develop an optimized software implementation of dataflow programs targeting desktop and embedded multi-core platforms. Our implementation aims to bridge the gap between the practicality of the programming language and the efficiency of the execution. Finally, we present a set of runtime actors mapping/scheduling algorithms that enable the execution of dynamic dataflow programs over multi-core platforms with scalable performance.
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- Data Race Free Guarantee of Polyhedral X10 Programs
- Wednesday, 16th October, 2013, 14h00-15h00, Rennes room Bréhat C001 + Lannion room 309N
- Tomofumi Yuki – CAIRN-INRIA-IRISA
- Abstract: Parallelism has now become mainstream, mainly due to power considerations, and
programmers are now required to write parallel programs for further increase in performance. As one approach to help writing parallel programs, new languages are currently being developed with parallelism built-in to its design. However, parallelism is by nature non-deterministic, and not all parallel bugs can be avoided by language design. For example, X10, developed by IBM Research, X10 can a void deadlocks by following a simple set of rules, but data races can still occur. We propose static analysis techniques for regions of X10 programs that fit the polyhedral model (affine control) that can guarantee data race freedom at compile-time. We increase programmer productivity by providing such guarantees statically, complementing dynamic debuggers. The X10 language has dynamically spawning threads at run-time, and the forall parallelism commonly used in the polyhedral literature is not sufficient to capture its behavior. Moreover, the synchronization construct in X10, called clocks, distinguishes itself from other forms of barriers by allowing the set of participating processes to dynamically change. We have developed methods to precisely capture the order of execution, called Happens-Before relation, for programs with such parallel constructs. The order of execution is partial, and hence one read reference may have multiple candidate producers. We detect such cases as instance of data races, and are able to give exactly which statement instances are in race to help the debugging process.
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- CST: Étude théorique et implantation matérielle d’unités de calcul en RNS pour ECC
- Monday, 14th October, 2013, 11h45-12h45, room 309N, Lannion
- Karim Bigou – CAIRN-INRIA-DGA-IRISA
- Abstract: La cryptographie asymétrique est un outil mathématique permettant d’effectuer notamment des signatures numériques et des échanges de clés sécurisés. Parmi ses plus célèbres représentants, on compte RSA et la cryptographie sur courbes elliptiques (ECC). Ces deux exemples requièrent beaucoup de calculs sur de très grands entiers (160 – 600 bits pour ECC, 1024 – 4096 pour RSA). La question de l’arithmétique sur de telles tailles est donc cruciale, et une réponse très prometteuse est l’utilisation de la représentation modulaire des nombres (RNS pour residue number system). Dans le cadre de ma thèse, mes travaux portent sur l’amélioration des performances des opérations difficiles en RNS pour la cryptographie (plus particulièrement ECC), tout en minimisant leur surcoût en surface (implantation FPGA). Un autre pan de ma thèse porte sur l’utilisation des propriétés naturelles du RNS en tant que protection contre certaines attaques physiques.
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- A new memory mapping approach for parallel interleaver design
- Friday, 4th October, 2013, 11h00-12h00, Lannion room 309N
- Aroua Briki – ENSSAT-Univ. Rennes 1
- Abstract: LDPC and Turbo Codes are well-known, near Shannon limit, coding/decoding approaches that are able to achieve very low bit error rates for low Signal-to-Noise Ratio (SNR) applications. In order to design high data rate applications, parallel architecture are needed. Typical parallel decoder architecture includes processing elements connected through a dedicated Interconnection Network to memory banks and a dedicated Control Unit that drives the architecture. The network interleaves the data exchanged by the processing elements according to a rule named interleaving law or permutation law defined by the standard or the application to design. Unfortunately, depending on both interleaving law and memory mapping (i.e. data placement in memory banks), different processing elements may try to simultaneously access the same memory bank which results in memory conflicts.
In this thesis, we proposed an approach which always finds a conflict free memory mapping for any interleaving law and associated parallelism constraints, contrary to traditional methods, this allows to generate regular architectures where both the network and the controller complexities are minimized. Our approach has been applied to explore the design space of several test cases. The resulting architectures respect the designer architectural constraints in any case and the controllers are strongly optimized.
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- CST: Ordonnancement et placement spatio-temporelle minimisant les coûts de communication entre tâches sur architecture 3D SoC reconfigurable
- Tuesday, 1st October, 2013, 10h30-11h30, room 309N, Lannion
- Quang-Hai Khuat – CAIRN-IRISA
- Abstract: L’avènement des circuits intégrés en trois dimensions (3D-IC) basés sur l’empilement de plusieurs couches de silicium les unes sur les autres offre des perspectives intéressantes en termes de performance et puissance de calcul par rapport aux circuits classiques à 2 dimensions. Afin d’assurer que les applications puissent exploiter pleinement les avantages offerts par les 3D-IC, une gestion efficace des ressources exécutées sur cette plateforme est indispensable. Dans ce travail, nous proposons des algorithmes d’ordonnancement et de placement minimisant le coût de communication entre tâches sur un 3D IC dit 3DMPRSoC composé d’une couche reconfigurable (eFPGA) et d’une couche multiprocesseur (MPSoC). Ce coût est directement lié à la distance et au nombre de données de communication entre tâches. En réduisant le coût de communication, nous pourrons probablement réduire le délai de communication, la charge du réseau, le nombre de points chauds (congestion) sur le circuit ou la complexité du routage. Nous montrons que nos algorithmes permettent une réduction non négligeable du coût de communication par rapport aux solutions produites par les méthodes existantes.
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- CST: Automatic Synthesis of Hardware Accelerators from High Level Specifications of Physical Layer Waveform for Flexible Radio
- Tuesday, 1st October, 2013, 11h30-12h30, room 309N, Lannion
- Ganda Stéphane Ouedraogo – CAIRN-IRISA
- Abstract: We have developed a language to rapidly specify and generate radio waveforms meant for Software-Defined Radio(SDR) solutions running on FPGA-based platforms. The language is featured with HLS and relies on a Synchronous Dataflow (SDF) model of computation. A partial validation of the methodology has been performed over recent telecommunication standards namely the IEEE 802.11a and the IEEE 802.15.4. The test bed is equipped of a Nutaq Perseus 6010 FPGA-based motherboard and a Radio 420x agile front-end.
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- RNS Inversion for ECC on FPGAs
- Friday, 20th Sepember 2013, 11h00-12h00, Lannion room 309N + Rennes room Aix A0006
- Karim Bigou – CAIRN-INRIA-IRISA
- Abstract: Asymmetric cryptographic systems such as RSA or elliptic curve cryptography (ECC) have strong arithmetic requirements over large values (few hundred of bits). The residue number system (RNS) provides efficient arithmetic operations with a high level of internal parallelism. A new modular inversion operator in RNS has been designed and implemented on FPGA (work presented at CHES 2013). The computation time of this operation has been significantly reduced (from 6 to 8 times for our implementations) for a very small area overhead compared to the state-of-art architecture RNS for ECC.
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- Implementation of PAOG Filter on FPGA
- Friday, 6th September 2013, 10h00-11h00, Lannion room 309N
- Tran Mai Thanh – USTH
- Abstract: In this presentation, I will describe how PAOG filter work and many ways to implement PAOG filter to FPGA Virtex 6. The target of this is implementation and comparison the advantaged and the disadvantaged of the new kind filter – PAOG filter to the classical ones and found the best way to apply PAOG filter to the different applications with the least components and delay.
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- Mapping of Dataflow Applications onto Multicore Platforms
- Friday, 6th September 2013, 9h00-10h00, Lannion room 309N
- Nguyen Thanh Long – USTH
- Abstract: As the very fast development of hardware, especially the increasing number cores in execution platforms, finding an efficient mapping of applications onto such architectures is not easy. The difficulties is that we have to consider a lot of things: throughput, execution time, complexity of algorithm… In this internship, those applications are targeted to be CAL, a kind of dataflow process network, and the platform is a set of TTA processors connected together to form a processors network.
