Publications

2017

Journal articles

titre

Runtime Vectorization Transformations of Binary Code

auteur

Nabil Hallou, Erven Rohou, Philippe Clauss

article

International Journal of Parallel Programming, 2017, 8 (6), pp.1536 – 1565. ⟨10.1007/s10766-016-0480-z⟩

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2016

Journal articles

titre

EOLE: Combining Static and Dynamic Scheduling through Value Prediction to Reduce Complexity and Increase Performance

auteur

Arthur Perais, André Seznec

article

ACM Transactions on Computer Systems, 2016, 34, pp.1-33. ⟨10.1145/2870632⟩

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titre

SPAC: A Synergistic Prefetcher Aggressiveness Controller for Multi-core Systems

auteur

Biswabandan Panda

article

IEEE Transactions on Computers, 2016, ⟨10.1109/TC.2016.2547392⟩

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titre

Practical Multidimensional Branch Prediction

auteur

André Seznec, Joshua San Miguel, Jorge Albericio

article

IEEE Micro, 2016, ⟨10.1109/MM.2016.33⟩

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Conference papers

titre

Discrete Cache Insertion Policies for Shared Last Level Cache Management on Large Multicores

auteur

Aswinkumar Sridharan, André Seznec

article

30th IEEE International Parallel & Distributed Processing Symposium, May 2016, Chicago, United States

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titre

Reproducible and Accurate Algorithms for Numerical Linear Algebra

auteur

Roman Iakymchuk, David Defour, Caroline Collange, Stef Graillat

article

PP: Parallel Processing for Scientific Computing, Apr 2016, Paris, France

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titre

Best-Offset Hardware Prefetching

auteur

Pierre Michaud

article

International Symposium on High-Performance Computer Architecture, Mar 2016, Barcelona, Spain. ⟨10.1109/HPCA.2016.7446087⟩

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titre

AutoTuning and Adaptivity appRoach for Energy efficient eXascale HPC systems: the ANTAREX Approach

auteur

Cristina Silvano, Giovanni Agosta, Andrea Bartolini, Andrea R. Beccari, Luca Benini, João Bispo, Radim Cmar, João M. P. Cardoso, Carlo Cavazzoni, Jan Martinovič, Gianluca Palermo, Martin Palkovič, Pedro Pinto, Erven Rohou, Nico Sanna, Kateřina Slaninová

article

Design, Automation, and Test in Europe, Mar 2016, Dresden, Germany

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titre

Cost Effective Physical Register Sharing

auteur

Arthur Perais, André Seznec

article

International Symposium on High Performance Computer Architecture, IEEE, Mar 2016, Barcelona, Spain. ⟨10.1109/HPCA.2016.7446105⟩

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titre

When the worst-case execution time estimation gains from the application semantics

auteur

Armelle Bonenfant, Fabienne Carrier, Hugues Cassé, Philippe Cuenot, Denis Claraz, Nicolas Halbwachs, Hanbing Li, Claire Maiza, Marianne de Michiel, Vincent Mussot, Catherine Parent-Vigouroux, Isabelle Puaut, Pascal Raymond, Erven Rohou, Pascal Sotin

article

8th European Congress on Embedded Real-Time Software and Systems, Jan 2016, Toulouse, France

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Reports

titre

Yet Another Compressed Cache: a Low Cost Yet Effective Compressed Cache

auteur

Somayeh Sardashti, André Seznec, David A. Wood

article

[Research Report] RR-8853, Inria. 2016, pp.23

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Theses

titre

Adaptive and Intelligent Memory Systems

auteur

Aswinkumar Sridharan

article

Hardware Architecture [cs.AR]. INRIA Rennes – Bretagne Atlantique and University of Rennes 1, France, 2016. English. ⟨NNT : ⟩

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titre

Transforming TLP into DLP with the dynamic inter-thread vectorization architecture

auteur

Sajith Kalathingal

article

Hardware Architecture [cs.AR]. Université de Rennes, 2016. English. ⟨NNT : 2016REN1S133⟩

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titre

Intercepting functions for memoization

auteur

Arjun Suresh

article

Programming Languages [cs.PL]. Université de Rennes, 2016. English. ⟨NNT : 2016REN1S106⟩

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2015

Journal articles

titre

A simple proof of optimality for the MIN cache replacement policy

auteur

Mun-Kyu Lee, Pierre Michaud, Jeong Seop Sim, Daehun Nyang

article

Information Processing Letters, 2015, pp.3. ⟨10.1016/j.ipl.2015.09.004⟩

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titre

Revisiting Clustered Microarchitecture for Future Superscalar Cores: A Case for Wide Issue Clusters

auteur

Pierre Michaud, Andrea Mondelli, André Seznec

article

ACM Transactions on Architecture and Code Optimization, 2015, 13 (3), pp.22. ⟨10.1145/2800787⟩

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titre

Intercepting Functions for Memoization: A Case Study Using Transcendental Functions

auteur

Arjun Suresh, Bharath Narasimha Swamy, Erven Rohou, André Seznec

article

ACM Transactions on Architecture and Code Optimization, 2015, 12 (2), pp.23. ⟨10.1145/2751559⟩

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titre

EOLE: Toward a Practical Implementation of Value Prediction

auteur

Arthur Perais, André Seznec

article

IEEE Micro, 2015, Micro’s Top Picks from the 2014 Computer Architecture Conferences, 35 (3), pp.114 – 124. ⟨10.1109/MM.2015.45⟩

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titre

Static Probabilistic Worst Case Execution Time Estimation for Architectures with Faulty Instruction Caches

auteur

Damien Hardy, Isabelle Puaut

article

Real-Time Systems, 2015, 51, pp.25. ⟨10.1007/s11241-014-9212-x⟩

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Conference papers

titre

Long Term Parking (LTP): Criticality-aware Resource Allocation in OOO Processors

auteur

Andreas Sembrant, Trevor Carlson, Erik Hagersten, David Black-Shaffer, Arthur Perais, André Seznec, Pierre Michaud

article

International Symposium on Microarchitecture, Micro 2015, Dec 2015, Honolulu, United States. pp.11

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titre

The Inner Most Loop Iteration counter: a new dimension in branch history

auteur

André Seznec, Joshua San Miguel, Jorge Albericio

article

48th International Symposium On Microarchitecture, Dec 2015, Honolulu, United States. pp.11

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titre

ExBLAS: Reproducible and Accurate BLAS Library

auteur

Roman Iakymchuk, Caroline Collange, David Defour, Stef Graillat

article

NRE: Numerical Reproducibility at Exascale, Nov 2015, Austin, TX, United States

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titre

Scheduling of parallel applications on many-core architectures with caches: bridging the gap between WCET analysis and schedulability analysis

auteur

Viet Anh Nguyen, Damien Hardy, Isabelle Puaut

article

9th Junior Researcher Workshop on Real-Time Computing (JRWRTC 2015), Nov 2015, Lille, France

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titre

ANTAREX – AutoTuning and Adaptivity appRoach for Energy efficient eXascale HPC systems

auteur

Cristina Silvano, Giovanni Agosta, Andrea Bartolini, Andrea Beccari, Luca Benini, João M. P. Cardoso, Carlo Cavazzoni, Jan Martinovič, Gianluca Palermo, Martin Palkovič, Erven Rohou, Nico Sanna, Katerina Slaninova

article

18th IEEE International Conference on Computational Science and Engineering, Oct 2015, Porto, Portugal

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titre

Reproducible floating-point atomic addition in data-parallel environment

auteur

David Defour, Caroline Collange

article

ACSIS, Sep 2015, Lodz, Poland. pp.721-728, ⟨10.15439/2015F86⟩

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titre

Tracing Flow Information for Tighter WCET Estimation: Application to Vectorization

auteur

Hanbing Li, Isabelle Puaut, Erven Rohou

article

21st IEEE International Conference on Embedded and Real-Time Computing Systems and Applications, Aug 2015, Hong-Kong, China. pp.10

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titre

Dynamic Re-Vectorization of Binary Code

auteur

Nabil Hallou, Erven Rohou, Philippe Clauss, Alain Ketterlin

article

International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation – SAMOS XV, Jul 2015, Agios Konstantinos, Greece

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titre

Cost-Effective Speculative Scheduling in High Performance Processors

auteur

Arthur Perais, André Seznec, Pierre Michaud, Andreas Sembrant, Erik Hagersten

article

International Symposium on Computer Architecture, ACM/IEEE, Jun 2015, Portland, United States. pp.247-259, ⟨10.1145/2749469.2749470⟩

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titre

A Best-Offset Prefetcher

auteur

Pierre Michaud

article

2nd Data Prefetching Championship, Jun 2015, Portland, United States

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titre

Bank-interleaved cache or memory indexing does not require euclidean division

auteur

André Seznec

article

11th Annual Workshop on Duplicating, Deconstructing and Debunking, Jun 2015, Portland, United States

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titre

Sequential Performance: Raising Awareness of the Gory Details

auteur

Erven Rohou, David Guyon

article

International Conference on Computational Science, Jun 2015, Reykjavik, Iceland. ⟨10.1016/j.procs.2015.05.347⟩

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titre

Reproducible Triangular Solvers for High-Performance Computing

auteur

Roman Iakymchuk, David Defour, Caroline Collange, Stef Graillat

article

2015 12th International Conference on Information Technology – New Generations, Apr 2015, Las Vegas, NV, United States. pp.353-358, ⟨10.1109/ITNG.2015.63⟩

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titre

Reproducibility and Accuracy for High-Performance Computing

auteur

Roman Iakymchuk, Caroline Collange, David Defour, Stef Graillat

article

RAIM: Rencontres Arithmétiques de l’Informatique Mathématique, Apr 2015, Rennes, France

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titre

Revisiting Symbiotic Job Scheduling

auteur

Stijn Eyerman, Pierre Michaud, Wouter Rogiest

article

IEEE International Symposium on Performance Analysis of Systems and Software, Mar 2015, Philadelphia, United States. ⟨10.1109/ISPASS.2015.7095791⟩

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titre

Speeding up Static Probabilistic Timing Analysis

auteur

Milutinovic Suzana, Jaume Abella, Damien Hardy, Eduardo Quinones, Isabelle Puaut, Francisco J. Cazorla

article

ARCS 2015 – International Conference on Architecture of Computing Systems, Mar 2015, Porto, Portugal. pp.236-247, ⟨10.1007/978-3-319-16086-3_19⟩

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titre

Branch Prediction and the Performance of Interpreters – Don’t Trust Folklore

auteur

Erven Rohou, Bharath Narasimha Swamy, André Seznec

article

International Symposium on Code Generation and Optimization, Feb 2015, Burlingame, United States

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titre

BeBoP: A Cost Effective Predictor Infrastructure for Superscalar Value Prediction

auteur

Arthur Perais, André Seznec

article

International Symposium on High Performance Computer Architecture, IEEE, Feb 2015, San Francisco, United States. pp.13 – 25 ), ⟨10.1109/HPCA.2015.7056018⟩

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titre

OJIT: A Novel Obfuscation Approach Using Standard Just-In-Time Compiler Transformations

auteur

Muhammad Hataba, Ahmed El-Mahdy, Erven Rohou

article

International Workshop on Dynamic Compilation Everywhere, Jan 2015, Amsterdam, Netherlands

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titre

Sequential and Parallel Code Sections are Different: they may require different Processors

auteur

Surya Narayanan Natarajan, André Seznec

article

PARMA-DITAM ’15 – 6th Workshop on Parallel Programming and Run-Time Management Techniques for Many-core Architectures, Jan 2015, Amsterdam, Netherlands. pp.13-18, ⟨10.1145/2701310.2701314⟩

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titre

An Empirical High Level Performance Model For Future Many-cores

auteur

Surya Narayanan Natarajan, Bharath Narasimha Swamy, André Seznec

article

Proceedings of the 12th ACM International Conference on Computing Frontiers, 2015, Ischia, Italy. ⟨10.1145/2742854.2742867⟩

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titre

Prediction-based superpage-friendly TLB designs

auteur

Misel-Myrto Papadopoulou, Xin Tong, André Seznec, Andreas Moshovos

article

21st IEEE symposium on High Performance Computer Architecture, 2015, San Francisco, United States. ⟨10.1109/HPCA.2015.7056034⟩

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Habilitation à diriger des recherches

titre

Infrastructures and Compilation Strategies for the Performance of Computing Systems

auteur

Erven Rohou

article

Other [cs.OH]. Université de Rennes 1, 2015

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Poster communications

titre

ExBLAS: Reproducible and Accurate BLAS Library

auteur

Roman Iakymchuk, Stef Graillat, Caroline Collange, David Defour

article

RAIM: Rencontres Arithmétiques de l’Informatique Mathématique, Apr 2015, Rennes, France. , 7ème Rencontre Arithmétique de l’Informatique Mathématique, 2015

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Reports

titre

Transforming TLP into DLP with the Dynamic Inter-Thread Vectorization Architecture

auteur

Sajith Kalathingal, Caroline Collange, Bharath Narasimha Swamy, André Seznec

article

[Research Report] RR-8830, Inria Rennes Bretagne Atlantique. 2015

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titre

Discrete Cache Insertion Policies for Shared Last Level Cache Management on Large Multicores

auteur

Aswinkumar Sridharan, André Seznec

article

[Research Report] RR-8816, INRIA-IRISA Rennes Bretagne Atlantique, équipe ALF. 2015

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Theses

titre

Extraction and traceability of annotations for WCET estimation

auteur

Hanbing Li

article

Other [cs.OH]. Université de Rennes, 2015. English. ⟨NNT : 2015REN1S040⟩

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titre

Modeling performance of serial and parallel sections of multi-threaded programs in manycore era

auteur

Surya Narayanan Natarajan

article

Hardware Architecture [cs.AR]. INRIA Rennes – Bretagne Atlantique and University of Rennes 1, France, 2015. English. ⟨NNT : ⟩

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titre

Exploiting heterogeneous manycores on sequential code

auteur

Bharath Narasimha Swamy

article

Computer Science [cs]. UNIVERSITE DE RENNES 1, 2015. English. ⟨NNT : ⟩

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Preprints, Working Papers, …

titre

Numerical Reproducibility for the Parallel Reduction on Multi- and Many-Core Architectures

auteur

Caroline Collange, David Defour, Stef Graillat, Roman Iakymchuk

article

2015

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titre

Reproducible and Accurate Matrix Multiplication for GPU Accelerators

auteur

Roman Iakymchuk, David Defour, Caroline Collange, Stef Graillat

article

2015

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2014

Journal articles

titre

Efficient Out-of-Order Execution of Guarded ISAs

auteur

Nathanaël Prémillieu, André Seznec

article

ACM Transactions on Architecture and Code Optimization, 2014, pp.21. ⟨10.1145/2677037⟩

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titre

Multiprogram Throughput Metrics: A Systematic Approach

auteur

Stijn Eyerman, Pierre Michaud, Wouter Rogiest

article

ACM Transactions on Architecture and Code Optimization, 2014, 11 (3), pp.26. ⟨10.1145/2663346⟩

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titre

Thread scheduling and memory coalescing for dynamic vectorization of SPMD workloads

auteur

Teo Milanez, Caroline Collange, Fernando Magno Quintão Pereira, Wagner Meira, Renato A. Ferreira

article

Parallel Computing, 2014, 40 (9), pp.548-558. ⟨10.1016/j.parco.2014.03.006⟩

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titre

Options for Denormal Representation in Logarithmic Arithmetic

auteur

Mark G. Arnold, Caroline Collange

article

Journal of Signal Processing Systems, 2014, 77 (1-2), pp.207-220. ⟨10.1007/s11265-014-0874-3⟩

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titre

Options for Denormal Representation in Logarithmic Arithmetic

auteur

Mark G. Arnold, Caroline Collange

article

Journal of Signal Processing Systems, 2014, 77 (1-2), pp.207-220. ⟨10.1007/s11265-014-0874-3⟩

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Conference papers

titre

Skewed Compressed Cache

auteur

Somayeh Sardashti, André Seznec, David A. Wood

article

MICRO – 47th Annual IEEE/ACM International Symposium on Microarchitecture, Dec 2014, Cambridge, United Kingdom

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titre

Hardware/Software Helper Thread Prefetching On Heterogeneous Many Cores

auteur

Bharath Narasimha Swamy, Alain Ketterlin, André Seznec

article

2014 IEEE 26th International Symposium on Computer Architecture and High Performance Computing (SBAC-PAD), Oct 2014, Paris, France. ⟨10.1109/SBAC-PAD.2014.39⟩

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titre

Impact of serial scaling of multi-threaded programs in many-core era

auteur

Surya Narayanan, Bharath Narasimha Swamy, André Seznec

article

WAMCA – 5th Workshop on Applications for Multi-Core Architectures, Oct 2014, Paris, France. ⟨10.1109/SBAC-PADW.2014.9⟩

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titre

Traceability of Flow Information: Reconciling Compiler Optimizations and WCET Estimation

auteur

Hanbing Li, Isabelle Puaut, Erven Rohou

article

RTNS – 22nd International Conference on Real-Time Networks and Systems, Oct 2014, Versailles, France. ⟨10.1145/2659787.2659805⟩

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titre

Reproducible and Accurate Matrix Multiplication for High-Performance Computing

auteur

Caroline Collange, David Defour, Stef Graillat, Roman Iakymchuk

article

SCAN: Scientific Computing, Computer Arithmetic and Validated Numerics, Sep 2014, Wuerzburg, Germany. pp.42-43

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titre

On the Comparison of Deterministic and Probabilistic WCET Estimation Techniques

auteur

Jaume Abella, Damien Hardy, Isabelle Puaut, Eduardo Quinones, Francisco J. Cazorla

article

26th Euromicro Conference on Real-Time Systems, Jul 2014, Madrid, Spain

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titre

A Formally Verified WCET Estimation Tool

auteur

André Oliveira Maroneze, Sandrine Blazy, David Pichardie, Isabelle Puaut

article

14th International Workshop on Worst-Case Execution Time Analysis, Jul 2014, Madrid, Spain. ⟨10.4230/OASIcs.WCET.2014.11⟩

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titre

A Reproducible Accurate Summation Algorithm for High-Performance Computing

auteur

Caroline Collange, David Defour, Stef Graillat, Roman Iakymchuk

article

EX: Exascale Applied Mathematics Challenges and Opportunities, Jul 2014, Chicago, United States

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titre

TAGE-SC-L Branch Predictors

auteur

André Seznec

article

JILP – Championship Branch Prediction, Jun 2014, Minneapolis, United States

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titre

Pushing the branch predictability limits with the multi-poTAGE+SC predictor

auteur

Pierre Michaud, André Seznec

article

4th JILP Workshop on Computer Architecture Competitions (JWAC-4): Championship Branch Prediction (CBP-4), Jun 2014, Minneapolis, United States

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titre

Five poTAGEs and a COLT for an unrealistic predictor

auteur

Pierre Michaud

article

4th JILP Workshop on Computer Architecture Competitions (JWAC-4): Championship Branch Prediction (CBP-4), Jun 2014, Minneapolis, United States

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titre

EOLE: Paving the Way for an Effective Implementation of Value Prediction

auteur

Arthur Perais, André Seznec

article

International Symposium on Computer Architecture, ACM/IEEE, Jun 2014, Minneapolis, MN, United States. pp.481 – 492, ⟨10.1109/ISCA.2014.6853205⟩

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titre

A lightweight incremental analysis and profiling framework for embedded devices

auteur

Sara Elshobaky, Ahmed El-Mahdy, Erven Rohou, Layla El-Sayed, Mohamed Nazih Elderini

article

Proceedings of the 17th International Workshop on Software and Compilers for Embedded Systems, Jun 2014, Sankt-Goar, Germany. pp.60-68, ⟨10.1145/2609248.2609263⟩

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titre

Arbitrary control-flow embedding into multiple threads for obfuscation: a preliminary complexity and performance analysis

auteur

Rasha Omar, Ahmed El-Mahdy, Erven Rohou

article

Proceedings of the 2nd international workshop on Security in cloud computing, Jun 2014, Kyoto, Japan. ⟨10.1145/2600075.2600080⟩

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titre

Practical data value speculation for future high-end processors

auteur

Arthur Perais, André Seznec

article

International Symposium on High Performance Computer Architecture, IEEE, Feb 2014, Orlando, FL, United States. pp.428 – 439, ⟨10.1109/HPCA.2014.6835952⟩

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titre

PADRONE: a Platform for Online Profiling, Analysis, and Optimization

auteur

Emmanuel Riou, Erven Rohou, Philippe Clauss, Nabil Hallou, Alain Ketterlin

article

DCE 2014 – International workshop on Dynamic Compilation Everywhere, Jan 2014, Vienne, Austria

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Theses

titre

Certified Compilation and Worst-Case Execution Time Estimation

auteur

André Oliveira Maroneze

article

Cryptography and Security [cs.CR]. Université de Rennes, 2014. English. ⟨NNT : 2014REN1S030⟩

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2013

Journal articles

titre

BADCO: Behavioral Application-Dependent Superscalar Core Models

auteur

Ricardo A. Velasquez, Pierre Michaud, André Seznec

article

International Journal of Parallel Programming, 2013, ⟨10.1007/s10766-013-0278-1⟩

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titre

Vectorization Technology To Improve Interpreter Performance

auteur

Erven Rohou, Kevin Williams, David Yuste

article

ACM Transactions on Architecture and Code Optimization, 2013, 9 (4), pp.26:1-26:22. ⟨10.1145/2400682.2400685⟩

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Conference papers

titre

On-Stack Replacement to Improve JIT-based Obfuscation – A Preliminary Study

auteur

Marwa Yusuf, Ahmed El-Mahdy, Erven Rohou

article

International Japan-Egypt Conference on Electronics, Communications, and Computers, Dec 2013, Cairo, Egypt

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titre

Static probabilistic Worst Case Execution Time Estimation for architectures with Faulty Instruction Caches

auteur

Damien Hardy, Isabelle Puaut

article

21st International Conference on Real-Time Networks and Systems, Oct 2013, Sophia Antipolis, France. ⟨10.1145/2516821.2516842⟩

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titre

One OpenCL to Rule Them All?

auteur

François Bodin, Dolbeau Romain, Guillaume Colin de Verdiere

article

International Workshop on Multi-/Many-core Computing Systems
, Sep 2013, Edinburgh, United Kingdom

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titre

The TERAFLUX Project: Exploiting the DataFlow Paradigm in Next Generation Teradevices

auteur

Marco Solinas, Rosa M. Badia, François Bodin, Albert Cohen, Paraskevas Evripidou, Paolo Faraboschi, Bernhard Fechner, Guang R. Gao, Arne Garbade, Sylvain Girbal, Daniel Goodman, Behram Khan, Souad Koliai, Feng Li, Mikel Luján, Laurent Morin, Avi Mendelson, Nacho Navarro, Antoniu Pop, Pedro Trancoso, Theo Ungerer, Mateo Valero, Sebastian Weis, Ian Watson, Stéphane Zuckerman, Roberto Giorgi

article

DSD, Sep 2013, Los Alamitos, United States. pp.272-279

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titre

Integrated Worst-Case Execution Time Estimation of Multicore Applications

auteur

Dumitru Potop-Butucaru, Isabelle Puaut

article

13th International Workshop on Worst-Case Execution Time Analysis, Jul 2013, Paris, France. pp.21-31, ⟨10.4230/OASIcs.WCET.2013.i⟩

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titre

The Denormal Logarithmic Number System

auteur

Mark G. Arnold, Caroline Collange

article

ASAP 2013 – 24th IEEE International Conference on Application-specific Systems, Architectures and Processors, Jun 2013, Washington D.C., United States. pp.117-124

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titre

Selecting Benchmark Combinations for the Evaluation of Multicore Throughput

auteur

Ricardo A. Velasquez, Pierre Michaud, André Seznec

article

International Symposium on Performance Analysis of Systems and Software, Apr 2013, Austin, United States. ⟨10.1109/ISPASS.2013.6557168⟩

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titre

An Analytical Framework for Estimating TCO and Exploring Data Center Design Space

auteur

Damien Hardy, Marios Kleanthous, Isidoros Sideris, Ali Saidi, Emre Ozer, Yiannakis Sazeides

article

IEEE International Symposium on Performance Analysis of Systems and Software, Apr 2013, Austin, United States

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titre

Performance Upper Bound Analysis and Optimization of SGEMM on Fermi and Kepler GPUs

auteur

Junjie Lai, André Seznec

article

CGO ’13 – 2013 International Symposium on Code Generation and Optimization, Feb 2013, Shenzhen, China

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Other publications

titre

OJIT: A Novel Secure Remote Execution Technology By Obfuscated Just-In-Time Compilation

auteur

Muhammad Hataba, Ahmed El-Mahdy, Amin Shoukry, Erven Rohou

article

2013

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Reports

titre

Modeling multi-threaded programs execution time in the many-core era

auteur

Surya Narayanan Natarajan, Bharath Swamy, André Seznec

article

[Research Report] RR-8453, INRIA. 2013, pp.23

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titre

Efficient Out-of-Order Execution of Guarded ISAs

auteur

Nathanaël Prémillieu, André Seznec

article

[Research Report] RR-8406, INRIA. 2013, pp.24

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titre

Defining metrics for multicore throughput on multiprogrammed workloads

auteur

Stijn Eyerman, Pierre Michaud

article

[Research Report] RR-8401, INRIA. 2013

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titre

EOLE: Paving the Way for an Effective Implementation of Value Prediction

auteur

Arthur Perais, André Seznec

article

[Research Report] RR-8402, INRIA. 2013, pp.25

Accès au texte intégral et bibtex

titre

Practical Data Value Speculation for Future High-end Processors

auteur

Arthur Perais, André Seznec

article

[Research Report] RR-8395, INRIA. 2013, pp.21

Accès au texte intégral et bibtex

titre

Branch Prediction and the Performance of Interpreters – Don’t Trust Folklore

auteur

Erven Rohou, Bharath Narasimha Swamy, André Seznec

article

[Research Report] RR-8405, INRIA. 2013, pp.23

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titre

SPREPI: Selective Prediction and REplay for predicated Instructions

auteur

Nathanaël Prémillieu, André Seznec

article

[Research Report] RR-8351, INRIA. 2013, pp.25

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titre

Integrated Worst-Case Response Time Evaluation of Multicore Non-Preemptive Applications

auteur

Dumitru Potop-Butucaru, Isabelle Puaut

article

[Research Report] RR-8234, INRIA. 2013

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Theses

titre

Améliorer la performance séquentielle à l’ère des processeurs massivement multicœurs

auteur

Nathanaël Prémillieu

article

Autre [cs.OH]. Université de Rennes, 2013. Français. ⟨NNT : 2013REN1S071⟩

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titre

Architecture multi-coeurs et temps d’exécution au pire cas

auteur

Benjamin Lesage

article

Autre [cs.OH]. Université de Rennes, 2013. Français. ⟨NNT : 2013REN1S034⟩

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titre

Behavioral Application-dependent superscolor core modeling

auteur

Ricardo Andrés Velásquez Vélez

article

Other [cs.OH]. Université de Rennes, 2013. English. ⟨NNT : 2013REN1S100⟩

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titre

Behavioral Application-dependent Superscalar Core Modeling

auteur

Ricardo Andrés Velásquez Vélez

article

Hardware Architecture [cs.AR]. Université Rennes 1, 2013. English. ⟨NNT : ⟩

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titre

Throughput Oriented Analytical Models for Performance Estimation on Programmable Accelerators

auteur

Junjie Lai

article

Hardware Architecture [cs.AR]. Université de Rennes I, 2013. English. ⟨NNT : ⟩

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2012

Journal articles

titre

Demystifying multicore throughput metrics

auteur

Pierre Michaud

article

IEEE Computer Architecture Letters, 2012, pp.ISSN: 1556-6056. ⟨10.1109/L-CA.2012.25⟩

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titre

SYRANT: SYmmetric Resource Allocation on Not-taken and Taken Paths

auteur

Nathanaël Prémillieu, André Seznec

article

ACM Transactions on Architecture and Code Optimization, 2012, 8 (4), pp.Article No.: 43. ⟨10.1145/2086696.2086722⟩

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Conference papers

titre

The performance vulnerability of architectural and non-architectural arrays to permanent faults

auteur

Damien Hardy, Isidoros Sideris, Nikolas Ladas, Yiannakis Sazeides

article

MICRO 45, Dec 2012, Vancouver, Canada

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titre

PRETI: Partitioned REal-TIme shared cache for mixed-criticality real-time systems.

auteur

Benjamin Lesage, Isabelle Puaut, André Seznec

article

RTNS – 20th International Conference on Real-Time and Network Systems – 2012, Nov 2012, Pont à Mousson, France. pp.10

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titre

PDPA: Period Driven Task and Cache Partitioning Algorithm for Mumti-core Systems

auteur

Brice Berna, Isabelle Puaut

article

20th International Conference on Real-Time and Network Systems (RTNS 2012), Nov 2012, Pont à Mousson, France

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titre

Data and Instruction Uniformity in Minimal Multi-Threading

auteur

Teo Milanez, Fernando Magno Quintão Pereira, Wagner Jr Meira, Renato A. Ferreira, Caroline Collange, Fernando Magno, Quintão Pereira, A Renato

article

24th International Symposium on Computer Architecture and High Performance Computing, Oct 2012, New-York, NY, United States. pp.270-277, ⟨10.1109/SBAC-PAD.2012.21⟩

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titre

Tiptop: Hardware Performance Counters for the Masses

auteur

Erven Rohou

article

41st International Conference on Parallel Processing Workshops (ICPPW), Sep 2012, Pittsburgh, PA, United States. pp.404-413, ⟨10.1109/ICPPW.2012.58⟩

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titre

BADCO: Behavioral Application-Dependent Superscalar Core Model

auteur

Ricardo A. Velasquez, Pierre Michaud, André Seznec

article

SAMOS XII: International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, Jul 2012, Samos, Greece

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titre

Service Value Aware Memory Scheduler by Estimating Request Weight and Using per-Thread Traffic Lights

auteur

Keisuke Kuroyanagi, André Seznec

article

3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), Rajeev Balasubramonian (Univ. of Utah), Niladrish Chatterjee (Univ. of Utah), Zeshan Chishti (Intel), Jun 2012, Portland, United States

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titre

An Improved Preemption Delay Upper Bound for Floating Non-Preemptive Region Scheduling

auteur

José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut

article

7th IEEE International Symposium on Industrial Embedded Systems (SIES’12), Jun 2012, Karlsruhe, Germany

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titre

Preemption Delay Analysis for Floating Non-Preemptive Region Scheduling

auteur

José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut

article

Design, Automation and Test in Europe 2012 (DATE 2012), Mar 2012, Dresden, Germany. pp.497-502

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titre

Break Down GPU Execution Time with an Analytical Method

auteur

Junjie Lai, André Seznec

article

Rapido ’12, Jan 2012, Paris, France. ⟨10.1145/2162131.2162136⟩

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Master thesis

titre

Exploiting Value Prediction With Quasi-Unlimited Resources

auteur

Arthur Perais

article

Hardware Architecture [cs.AR]. 2012

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titre

Joint tasks and cache partitioning for real-time systems

auteur

Brice Berna

article

Hardware Architecture [cs.AR]. 2012

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Reports

titre

Constant-work multiprogram throughput metrics for microarchitecture studies

auteur

Pierre Michaud

article

[Research Report] RR-8150, INRIA. 2012

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titre

Revisiting Value Prediction

auteur

Arthur Perais, André Seznec

article

[Research Report] RR-8155, INRIA. 2012, pp.22

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titre

Selecting Benchmarks Combinations for the Evaluation of Multicore Throughput

auteur

Ricardo A. Velasquez, Pierre Michaud, André Seznec

article

[Research Report] 2012, pp.23

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titre

Bound the Peak Performance of SGEMM on GPU with software-controlled fast memory

auteur

Junjie Lai, André Seznec

article

[Research Report] RR-7923, INRIA. 2012

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2011

Journal articles

titre

Managing SMT resource usage through speculative instruction window weighting

auteur

Hans Vandierendonck, André Seznec

article

ACM Transactions on Architecture and Code Optimization, 2011, ⟨10.1145/2019608.2019611⟩

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titre

WCET analysis of instruction cache hierarchies

auteur

Damien Hardy, Isabelle Puaut

article

Journal of Systems Architecture, 2011, 57 (7), ⟨10.1016/j.sysarc.2010.08.007⟩

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titre

ACOTES Project: Advanced Compiler Technologies for Embedded Streaming

auteur

Harm Munk, Eduard Ayguadé, Cédric Bastoul, Paul J. Carpenter, Zbigniew Chamski, Albert Cohen, Marco Cornero, Philippe Dumont, Marc Duranton, Mohammed Fellahi, Roger Ferrer, Razya Ladelsky, Menno Lindwer, Xavier Martorell, Cupertino Miranda, Dorit Nuzman, Andrea Ornstein, Antoniu Pop, Sebastian Pop, Louis-Noël Pouchet, Alex Ramírez, David Rodenas, Erven Rohou, Ira Rosen, Uzi Shvadron, Konrad Trifunović, Ayal Zaks

article

International Journal of Parallel Programming, 2011, 39 (3), pp.397-450. ⟨10.1007/s10766-010-0132-7⟩

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titre

Les processeurs multicœurs aujourd’hui et demain

auteur

André Seznec, Joanna Jongwane

article

Interstices, 2011

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titre

Fairness Metrics for Multithreaded Processors

auteur

Hans Vandierendonck, André Seznec

article

IEEE Computer Architecture Letters, 2011, IEEE Computer Architecture Letters 2011, ⟨10.1109/L-CA.2011.1⟩

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titre

Compiler-directed memory management for heterogeneous MPSoCs

auteur

Miao Wang, François Bodin

article

Journal of Systems Architecture, 2011, 57 (1), pp.134-145. ⟨10.1016/j.sysarc.2010.10.008⟩

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Conference papers

titre

A New Case for the TAGE Branch Predictor

auteur

André Seznec

article

MICRO 2011 : The 44th Annual IEEE/ACM International Symposium on Microarchitecture, 2011, ACM-IEEE, Dec 2011, Porto Allegre, Brazil

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titre

Scalable Fixed-Point Free Instruction Cache Analysis

auteur

Damien Hardy, Benjamin Lesage, Isabelle Puaut

article

The 32nd IEEE Real-Time Systems Symposium (RTSS 2011), Nov 2011, Vienne, Austria

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titre

Classification and Elimination of Conflicts in Hardware Transactional Memory Systems

auteur

Mridha Mohammad Waliullah, Per Stenstrom

article

23rd International Symposium on Computer Architecture and High Performance Computing – SBAC-PAD’2011, Oct 2011, Vitoria, Brazil

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titre

A 64 Kbytes ISL-TAGE branch predictor

auteur

André Seznec

article

JWAC-2: Championship Branch Prediction, JILP, Jun 2011, San Jose, United States

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titre

A 64-Kbytes ITTAGE indirect branch predictor

auteur

André Seznec

article

JWAC-2: Championship Branch Prediction, JILP, Jun 2011, San Jose, United States

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titre

Predictable Binary Code Cache: A First Step Towards Reconciling Predictability and Just-In-Time Compilation

auteur

Adnan Bouakaz, Isabelle Puaut, Erven Rohou

article

The 17th IEEE Real-Time and Embedded Technology and Applications Symposium, Marco Caccamo, Apr 2011, Chicago, United States

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titre

Vapor SIMD: Auto-Vectorize Once, Run Everywhere

auteur

Dorit Nuzman, Sergei Dyshel, Erven Rohou, Ira Rosen, Kevin Williams, David Yuste, Albert Cohen, Ayal Zaks

article

International Symposium on Code Generation and Optimization, Olivier Temam, Apr 2011, Chamonix, France

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titre

Practical and secure PCM systems by online detection of malicious write streams

auteur

Moinuddin Qureshi, André Seznec, Lastras A. Luis, Michele M. Franceschini

article

2011 IEEE 17th International Symposium on High Performance Computer Architecture, IEEE, Feb 2011, San Antonio, United States. ⟨10.1109/HPCA.2011.5749753⟩

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titre

Storage Free Confidence Estimator for the TAGE predictor

auteur

André Seznec

article

17th High Performance Computer Architecture, IEEE, Feb 2011, San Antonio, United States. ⟨10.1109/HPCA.2011.5749750⟩

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titre

Replacement policies for shared caches on symmetric multicores : a programmer-centric point of view

auteur

Pierre Michaud

article

6th International Conference on High-Performance and Embedded Architectures and Compilers, Jan 2011, Heraklion, Greece. ⟨10.1145/1944862.1944890⟩

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titre

Decoupled Zero-Compressed Memory

auteur

Julien Dusser, André Seznec

article

HiPEAC – International Conference on High-Performance and Embedded Architectures and Compilers, Jan 2011, Heraklion, Greece. ⟨10.1145/1944862.1944876⟩

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titre

Speculatively Vectorized Bytecode

auteur

Erven Rohou, Sergei Dyshel, Dorit Nuzman, Ira Rosen, Kevin Williams, Albert Cohen, Ayal Zaks

article

International Conference on High-Performance and Embedded Architectures and Compilers, Manolis Katevenis and Margaret Martonosi, Jan 2011, Heraklion, Greece

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titre

Vapor SIMD ― Auto-Vectorize Once, Run Everywhere

auteur

Dorit Nuzman, Sergei Dyshel, Erven Rohou, Ira Rosen, Kevin Williams, David Yuste, Albert Cohen, Ayal Zaks

article

cgo # (CGO), 2011, Chamonix, France

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Book sections

titre

Interval Arithmetic in CUDA

auteur

Caroline Collange, Marc Daumas, David Defour

article

Wen-mei W. Hwu. GPU Computing Gems Jade Edition, 978-0-12-385963-1, Morgan Kaufmann, pp.99-107, 2011, 978-0123859631

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Reports

titre

Preemption Delay Analysis for Floating Non-Preemptive Region Scheduling

auteur

José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut

article

2011

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titre

TEG: GPU Performance Estimation Using a Timing Model

auteur

Junjie Lai, André Seznec

article

[Research Report] RR-7804, INRIA. 2011

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titre

Hardware acceleration of sequential loops

auteur

Pierre Michaud

article

[Research Report] RR-7802, INRIA. 2011

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titre

BADCO: Behavioral Application-Dependent superscalar Core Models

auteur

Ricardo A. Velasquez, Pierre Michaud, André Seznec

article

[Research Report] RR-7795, INRIA. 2011, pp.21

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titre

Tiptop: Hardware Performance Counters for the Masses

auteur

Erven Rohou

article

[Research Report] RR-7789, INRIA. 2011, pp.23

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Theses

titre

De la nécessité d’une vision holistique du code pour l’analyse statique et la correction automatique des Applications Web

auteur

Christophe Levointurier

article

Web. Université Rennes 1, 2011. Français. ⟨NNT : 2011REN1S156⟩

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2010

Journal articles

titre

Guest editorial: special issue of the Euromicro Conference on Real-Time Systems (ECRTS 2009)

auteur

Isabelle Puaut

article

Real-Time Systems, 2010, 46 (1), pp.1-2. ⟨10.1007/s11241-010-9099-0⟩

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titre

A Phase Change Memory as a Secure Main Memory

auteur

André Seznec

article

IEEE Computer Architecture Letters, 2010

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Conference papers

titre

Shared Data Caches Conflicts Reduction for WCET Computation in Multi-Core Architectures.

auteur

Benjamin Lesage, Damien Hardy, Isabelle Puaut

article

18th International Conference on Real-Time and Network Systems, Nov 2010, Toulouse, France. pp.2283

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titre

Combining Processor Virtualization and Component-Based Engineering in C for Many-Core Heterogeneous Embedded MPSoCs

auteur

Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero

article

Second Workshop on Programming Models for Emerging Architectures, Sep 2010, Vienne, Austria

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titre

CLI-Based Compilation Flows for the C Language

auteur

Erven Rohou, Andrea C. Ornstein, Marco Cornero

article

International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, Jul 2010, Samos, Greece. pp.162-169, ⟨10.1109/ICSAMOS.2010.5642069⟩

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titre

The Pitfalls of Benchmarking with Applications

auteur

Erven Rohou, Thierry Lafage

article

MoBS 2010 – Sixth Annual Workshop on Modeling, Benchmarking and Simulation, Jun 2010, Saint Malo, France

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titre

The 3P and 4P cache replacement policies

auteur

Pierre Michaud

article

JWAC 2010 – 1st JILP Worshop on Computer Architecture Competitions: cache replacement Championship, Jun 2010, Saint Malo, France

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titre

Processor Virtualization and Split Compilation for Heterogeneous Multicore Embedded Systems

auteur

Albert Cohen, Erven Rohou

article

47th Annual Design Automation Conference, Jun 2010, Anaheim, CA, United States

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titre

Proposition for a Sequential Accelerator in Future General-Purpose Manycore Processors and the Problem of Migration-Induced Cache Misses

auteur

Pierre Michaud, Yiannakis Sazeides, André Seznec

article

ACM International Conference on Computing Frontiers, May 2010, Bertinoro, Italy. ⟨10.1145/1787275.1787330⟩

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titre

Portable and Efficient Auto-vectorized Bytecode: a Look at the Interaction between Static and JIT Compilers

auteur

Erven Rohou

article

2nd International Workshop on GCC Research Opportunities, Dorit Nuzman, Grigori Fursin, Jan 2010, Pisa, Italy

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titre

Towards Phase Change Memory as a Secure Main Memory

auteur

André Seznec

article

Workshop on the Use of Emerging Storage and Memory Technologies (WEST 2010), K. Gopinath (IIsc), Suparna Bhattacharya (IBM ), Jan 2010, Bangalore, India

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titre

Decoupled Zero-Compressed Memory

auteur

Julien Dusser, André Seznec

article

Workshop on Chip Multiprocessor Memory Systems and Interconnects (CMP-MSI), Mani Azimi (Intel), Rajeev Balasubramonian (Univ. Of Utah), Partha Kundu (Intel), Jan 2010, Bangalore, India. 11 p

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Reports

titre

Storage Free Confidence Estimation for the TAGE branch predictor

auteur

André Seznec

article

[Research Report] RR-7371, INRIA. 2010, pp.20

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titre

STiMuL: a Software for Modeling Steady-State Temperature in Multilayers – Description and user manual

auteur

Pierre Michaud

article

[Technical Report] RT-0385, INRIA. 2010

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Theses

titre

Blocs nuls dans la hiérarchie mémoire

auteur

Julien Dusser

article

Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2010. Français. ⟨NNT : ⟩

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titre

Analyse pire cas pour processeur multi-cœurs disposant de caches partagés

auteur

Damien Hardy

article

Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2010. Français. ⟨NNT : ⟩

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2009

Conference papers

titre

Estimation of Cache Related Migration Delays for Multi-Core Processors with Shared Instruction Caches

auteur

Damien Hardy, Isabelle Puaut

article

17th International Conference on Real-Time and Network Systems, Oct 2009, Paris, France. pp.45-54

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titre

WCET ANALYSIS OF MULTI-LEVEL SET-ASSOCIATIVE DATA CACHES

auteur

Benjamin Lesage, Damien Hardy, Isabelle Puaut

article

9th Intl. Workshop on Worst-Case Execution Time WCET Analysis, Jun 2009, Dublin, Ireland. pp.2283

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titre

Zero-Content Augmented Caches

auteur

Julien Dusser, Thomas Piquet, André Seznec

article

ICS 2009 : 23rd International Conference on Supercomputing, Jun 2009, New York, United States. ⟨10.1145/1542275.1542288⟩

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titre

Online compression of cache-filtered address traces

auteur

Pierre Michaud

article

IEEE International Symposium on Performance Analysis of Systems and Software, Apr 2009, Boston, United States

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titre

A stack-based internal representation for GCC

auteur

Gabriele Svelto, Andrea C. Ornstein, Erven Rohou

article

First International Workshop on GCC Research Opportunities, Jan 2009, Paphos, Cyprus

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Poster communications

titre

Towards the petaflop for Lattice QCD simulations the PetaQCD project

auteur

Jean-Christian Anglès d’Auriac, D. Barthou, D. Becirevic, R. Bilhaut, François Bodin, P. Boucaud, O. Brand-Foissac, J. Carbonell, Christine Eisenbeis, P. Gallard, G. Grosdidier, P. Guichon, P.F. Honore, G. Le Meur, P. Pene, L. Rilling, P. Roudeau, André Seznec, A. Stocchi, F. Touze

article

J. Gruntorad ; M. Lokajicek. 17th International Conference on Computing in High Energy and Nuclear Physics (CHEP’09), Mar 2009, Prague, Czech Republic. IOP Publishing, 219, pp.052021, 2010, ⟨10.1088/1742-6596/219/5/052021⟩

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Reports

titre

Towards Phase Change Memory as a Secure Main Memory

auteur

André Seznec

article

[Research Report] RR-7088, INRIA. 2009, pp.13

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titre

Managing SMT Resource Usage through Speculative Instruction Window Weighting

auteur

Hans Vandierendonck, André Seznec

article

[Research Report] RR-7103, INRIA. 2009, pp.22

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titre

Proposition for a sequential accelerator in future general-purpose manycore processors

auteur

Pierre Michaud, Yiannakis Sazeides, André Seznec

article

[Research Report] RR-7106, INRIA. 2009

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titre

Combining Processor Virtualization and Component-Based Engineering in C for Heterogeneous Many-Core Platforms

auteur

Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero

article

[Research Report] RR-6933, INRIA. 2009, pp.17

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titre

Combining Processor Virtualization and Component-Based Engineering in C for Heterogeneous Many-Core Platforms

auteur

Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero

article

[Research Report] PI 1933, 2009, pp.10

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titre

Using Bypass to Tighten WCET Estimates for Multi-Core Processors with Shared Instruction Caches

auteur

Damien Hardy, Thomas Piquet, Isabelle Puaut

article

[Research Report] RR-6907, INRIA. 2009

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titre

Decoupled Zero-Compressed Memory

auteur

Julien Dusser, André Seznec

article

[Research Report] RR-7073, INRIA. 2009

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Theses

titre

Vers un partitionnement automatique d’applications en codelets spéculatifs pour les systèmes hétérogènes à mémoires distribuées

auteur

Eric Petit

article

Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2009. Français. ⟨NNT : ⟩

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2008

Journal articles

titre

Line-by-line spectroscopic simulations on graphics processing units

auteur

Caroline Collange, Marc Daumas, David Defour

article

Computer Physics Communications, 2008, 178 (2), pp.135-143. ⟨10.1016/j.cpc.2007.08.013⟩

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Conference papers

titre

Combining Processor Virtualization and Split Compilation for Heterogeneous Multicore Embedded Systems

auteur

Erven Rohou

article

Emerging Uses and Paradigms for Dynamic Binary Translation, Bruce R. Childers and Jack Davidson and Koen De Bosschere and Mary Lou Soffa, Oct 2008, Dagstuhl, Germany

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2007

Conference papers

titre

Split Compilation: an Application to Just-in-Time Vectorization

auteur

Piotr Lesnicki, Albert Cohen, Marco Cornero, Grigori Fursin, Andrea Ornstein, Erven Rohou

article

Workshop on GCC for Research in Embedded and Parallel Systems (GREPS), 2007, Brasov, Romania

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