Publications

Below are the recent publications from members of the ALF team that can be found at HAL

Publications HAL du labo/EPI alf

2016

Journal articles

titre
EOLE: Combining Static and Dynamic Scheduling through Value Prediction to Reduce Complexity and Increase Performance
auteur
Arthur Perais, André Seznec
article
TOCS – ACM Transactions on Computer Systems, ACM, 2016, pp.34. <http://tocs.acm.org/>
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https://hal.inria.fr/hal-01259139/file/tocs_final.pdf BibTex
titre
SPAC: A Synergistic Prefetcher Aggressiveness Controller for Multi-core Systems
auteur
Biswabandan Panda
article
IEEE Transactions on Computers, Institute of Electrical and Electronics Engineers, 2016, <10.1109/TC.2016.2547392>
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https://hal.inria.fr/hal-01307538/file/SPAC.pdf BibTex
titre
Practical Multidimensional Branch Prediction
auteur
André Seznec, Joshua San Miguel, Jorge Albericio
article
IEEE Micro, Institute of Electrical and Electronics Engineers, 2016, <10.1109/MM.2016.33>
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https://hal.inria.fr/hal-01330510/file/MI_MicroSI-2016-01-0007_Albericio.pdf BibTex

Conference papers

titre
Discrete Cache Insertion Policies for Shared Last Level Cache Management on Large Multicores
auteur
Aswinkumar Sridharan, André Seznec
article
30th IEEE International Parallel & Distributed Processing Symposium, May 2016, Chicago, United States
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https://hal.inria.fr/hal-01259626/file/Jan20_2016_ADAPT.pdf BibTex
titre
Reproducible and Accurate Algorithms for Numerical Linear Algebra
auteur
Roman Iakymchuk, David Defour, Sylvain Collange, Stef Graillat
article
PP: Parallel Processing for Scientific Computing, Apr 2016, Paris, France. SIAM, SIAM Conference on Parallel Processing for Scientific Computing (PP16), 2016
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BibTex
titre
AutoTuning and Adaptivity appRoach for Energy efficient eXascale HPC systems: the ANTAREX Approach
auteur
Cristina Silvano, Giovanni Agosta, Andrea Bartolini, Andrea Beccari, Luca Benini, João Bispo, Radim Cmar, João M. P. Cardoso, Carlo Cavazzoni, Jan Martinovič, Gianluca Palermo, Martin Palkovič, Pedro Pinto, Erven Rohou, Nico Sanna, Kateřina Slaninová
article
Design, Automation, and Test in Europe, Mar 2016, Dresden, Germany. Design, Automation, and Test in Europe
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https://hal.inria.fr/hal-01235741/file/DATE-2016.pdf BibTex
titre
Best-Offset Hardware Prefetching
auteur
Pierre Michaud
article
International Symposium on High-Performance Computer Architecture, Mar 2016, Barcelona, Spain. <10.1109/HPCA.2016.7446087>
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https://hal.inria.fr/hal-01254863/file/bop%20%281%29.pdf BibTex
titre
Cost Effective Physical Register Sharing
auteur
Arthur Perais, André Seznec
article
International Symposium on High Performance Computer Architecture, Mar 2016, Barcelona, Spain. 22, <http://hpca22.site.ac.upc.edu/>. <10.1109/HPCA.2016.7446105>
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https://hal.inria.fr/hal-01259137/file/lttp.pdf BibTex
titre
When the worst-case execution time estimation gains from the application semantics
auteur
Armelle Bonenfant, Fabienne Carrier, Hugues Cassé, Philippe Cuenot, Denis Claraz, Nicolas Halbwachs, Hanbing Li, Claire Maiza, Marianne De Michiel, Vincent Mussot, Catherine Parent-Vigouroux, Isabelle Puaut, Pascal Raymond, Erven Rohou, Pascal Sotin
article
8th European Congress on Embedded Real-Time Software and Systems, Jan 2016, Toulouse, France. ERTS2 2016
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https://hal.inria.fr/hal-01235781/file/ERTS-2016.pdf BibTex

Reports

titre
Yet Another Compressed Cache: a Low Cost Yet Effective Compressed Cache
auteur
Somayeh Sardashti, André Seznec, David A. Wood
article
[Research Report] RR-8853, Inria. 2016, pp.23
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https://hal.inria.fr/hal-01270792/file/RRyacc.pdf BibTex

Theses

titre
Adaptive and Intelligent Memory Systems
auteur
Aswinkumar Sridharan
article
Hardware Architecture [cs.AR]. INRIA Rennes – Bretagne Atlantique and University of Rennes 1, France, 2016. English
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https://hal.inria.fr/tel-01442465/file/SRIDHARAN_Aswinkumar.pdf BibTex
titre
Transforming TLP into DLP with the Dynamic Inter-Thread Vectorization Architecture
auteur
Sajith Kalathingal
article
Hardware Architecture [cs.AR]. Université Rennes 1, 2016. English
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https://tel.archives-ouvertes.fr/tel-01426915/file/Kalathingal_DynamicInterThreadVectorizationArchitecture_PhD16.pdf BibTex
titre
Intercepting Functions for Memoization
auteur
Arjun Suresh
article
Other [cs.OH]. Université de Rennes 1, 2016. English
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https://hal.inria.fr/tel-01410539/file/Thesis_Memoization-final.pdf BibTex
titre
Intercepting functions for memoization
auteur
Arjun Suresh
article
Programming Languages [cs.PL]. Université Rennes 1, 2016. English. <NNT : 2016REN1S106>
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https://tel.archives-ouvertes.fr/tel-01520768/file/SURESH_Arjun.pdf BibTex

2015

Journal articles

titre
Numerical Reproducibility for the Parallel Reduction on Multi- and Many-Core Architectures
auteur
Sylvain Collange, David Defour, Stef Graillat, Roman Iakymchuk
article
Parallel Computing, Elsevier, 2015, 49, pp.83-97. <10.1016/j.parco.2015.09.001>
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BibTex
titre
A simple proof of optimality for the MIN cache replacement policy
auteur
Mun-Kyu Lee, Pierre Michaud, Jeong Seop Sim, Daehun Nyang
article
Information Processing Letters, Elsevier, 2015, pp.3. <10.1016/j.ipl.2015.09.004>
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https://hal.inria.fr/hal-01199424/file/halversion.pdf BibTex
titre
Revisiting Clustered Microarchitecture for Future Superscalar Cores: A Case for Wide Issue Clusters
auteur
Pierre Michaud, Andrea Mondelli, André Seznec
article
ACM Transactions on Architecture and Code Optimization (TACO) , ACM, 2015, 13 (3), pp.22. <10.1145/2800787>
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https://hal.inria.fr/hal-01193178/file/halversion2.pdf BibTex
titre
Intercepting Functions for Memoization: A Case Study Using Transcendental Functions
auteur
Arjun Suresh, Bharath Narasimha Swamy, Erven Rohou, André Seznec
article
ACM Transactions on Architecture and Code Optimization (TACO) , ACM, 2015, 12 (2), pp.23. <10.1145/2751559>
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https://hal.inria.fr/hal-01178085/file/memoization.pdf BibTex
titre
EOLE: Toward a Practical Implementation of Value Prediction
auteur
Arthur Perais, André Seznec
article
IEEE Micro, Institute of Electrical and Electronics Engineers, 2015, Micro’s Top Picks from the 2014 Computer Architecture Conferences, 35 (3), pp.114 – 124. <https://www.computer.org/web/computingnow/micro>. <10.1109/MM.2015.45>
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https://hal.inria.fr/hal-01193287/file/MI_MicroSI-2015-02-0057_Perais.pdf BibTex
titre
Static Probabilistic Worst Case Execution Time Estimation for Architectures with Faulty Instruction Caches
auteur
Damien Hardy, Isabelle Puaut
article
Real-Time Systems, Springer Verlag, 2015, pp.25
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BibTex

Conference papers

titre
Long Term Parking (LTP): Criticality-aware Resource Allocation in OOO Processors
auteur
Andreas Sembrant, Trevor Carlson, Erik Hagersten, David Black-Shaffer, Arthur Perais, André Seznec, Pierre Michaud
article
International Symposium on Microarchitecture, Micro 2015, Dec 2015, Honolulu, United States. ACM, pp.11, 2015, Proceeding of the International Symposium on Microarchitecture, Micro 2015
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https://hal.inria.fr/hal-01225019/file/paper-18%20%281%29.pdf BibTex
titre
The Inner Most Loop Iteration counter: a new dimension in branch history
auteur
André Seznec, Joshua San Miguel, Jorge Albericio
article
48th International Symposium On Microarchitecture, Dec 2015, Honolulu, United States. ACM, Proceeding of The 48th ACM-IEEE symposium on Microarchitecture,, pp.11, 2015
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https://hal.inria.fr/hal-01208347/file/IMLI.pdf BibTex
titre
ExBLAS: Reproducible and Accurate BLAS Library
auteur
Roman Iakymchuk, Sylvain Collange, David Defour, Stef Graillat
article
NRE: Numerical Reproducibility at Exascale, Nov 2015, Austin, TX, United States. 2015
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https://hal.archives-ouvertes.fr/hal-01202396/file/exblas.pdf BibTex
titre
Scheduling of parallel applications on many-core architectures with caches: bridging the gap between WCET analysis and schedulability analysis
auteur
Viet Anh Nguyen, Damien Hardy, Isabelle Puaut
article
9th Junior Researcher Workshop on Real-Time Computing (JRWRTC 2015), Nov 2015, Lille, France
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https://hal.inria.fr/hal-01236191/file/JWRTNS2015_cam.pdf BibTex
titre
ANTAREX – AutoTuning and Adaptivity appRoach for Energy efficient eXascale HPC systems
auteur
Cristina Silvano, Giovanni Agosta, Andrea Bartolini, Andrea Beccari, Luca Benini, João M. P. Cardoso, Carlo Cavazzoni, Jan Martinovič, Gianluca Palermo, Martin Palkovič, Erven Rohou, Nico Sanna, Katerina Slaninova
article
18th IEEE International Conference on Computational Science and Engineering, Oct 2015, Porto, Portugal. 18th IEEE International Conference on Computational Science and Engineering
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https://hal.inria.fr/hal-01235713/file/CSE2015.pdf BibTex
titre
Reproducible floating-point atomic addition in data-parallel environment
auteur
David Defour, Sylvain Collange
article
ACSIS: Annals of Computer Science and Information Systems, Sep 2015, Lodz, Poland. Proceedings of the 2015 Federated Conference on Computer Science and Information Systems, 5, pp.721-728, 2015, <10.15439/2015F86>
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BibTex
titre
Tracing Flow Information for Tighter WCET Estimation: Application to Vectorization
auteur
Hanbing Li, Isabelle Puaut, Erven Rohou
article
21st IEEE International Conference on Embedded and Real-Time Computing Systems and Applications, Aug 2015, Hong-Kong, China. pp.10
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https://hal.inria.fr/hal-01177902/file/RTCSA.pdf BibTex
titre
Dynamic Re-Vectorization of Binary Code
auteur
Nabil Hallou, Erven Rohou, Philippe Clauss, Alain Ketterlin
article
International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation – SAMOS XV, Jul 2015, Agios Konstantinos, Greece
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BibTex
titre
Cost-Effective Speculative Scheduling in High Performance Processors
auteur
Arthur Perais, André Seznec, Pierre Michaud, Andreas Sembrant, Erik Hagersten
article
International Symposium on Computer Architecture, Jun 2015, Portland, United States. 42, pp.247-259, Proceedings of the International Symposium on Computer Architecture. <http://www.ece.cmu.edu/calcm/isca2015>. <10.1145/2749469.2749470>
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https://hal.inria.fr/hal-01193233/file/ISCA%2715_Scheduling.pdf BibTex
titre
Bank-interleaved cache or memory indexing does not require euclidean division
auteur
André Seznec
article
11th Annual Workshop on Duplicating, Deconstructing and Debunking, Jun 2015, Portland, United States. Proceeding of the 11th Annual Workshop on Duplicating, Deconstructing and Debunking, 2015, <https://sites.google.com/site/iscawddd/>
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https://hal.inria.fr/hal-01208356/file/EuclideanDivision.pdf BibTex
titre
A Best-Offset Prefetcher
auteur
Pierre Michaud
article
2nd Data Prefetching Championship, Jun 2015, Portland, United States. 2015
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https://hal.inria.fr/hal-01165600/file/dpc2_michaud.pdf BibTex
titre
Sequential Performance: Raising Awareness of the Gory Details
auteur
Erven Rohou, David Guyon
article
International Conference on Computational Science, Jun 2015, Reykjavik, Iceland. 2015, <10.1016/j.procs.2015.05.347>
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https://hal.inria.fr/hal-01162336/file/ICCS2015-final.pdf BibTex
titre
Reproducible Triangular Solvers for High-Performance Computing
auteur
Roman Iakymchuk, David Defour, Sylvain Collange, Stef Graillat
article
ITNG: Information Technology – New Generations, Apr 2015, Las Vegas, NV, United States. 12th International Conference on Information Technology – New Generations, pp.353-358, 2015, <10.1109/ITNG.2015.63>
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BibTex
titre
Reproducibility and Accuracy for High-Performance Computing
auteur
Roman Iakymchuk, Sylvain Collange, David Defour, Stef Graillat
article
RAIM: Rencontres Arithmétiques de l’Informatique Mathématique, Apr 2015, Rennes, France. 2015
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BibTex
titre
Revisiting Symbiotic Job Scheduling
auteur
Stijn Eyerman, Pierre Michaud, Wouter Rogiest
article
IEEE International Symposium on Performance Analysis of Systems and Software, Mar 2015, Philadelphia, United States. 2015, <10.1109/ISPASS.2015.7095791>
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https://hal.inria.fr/hal-01139807/file/ISPASS15_sched_ef.pdf BibTex
titre
Speeding up Static Probabilistic Timing Analysis
auteur
Milutinovic Suzana, Jaume Abella, Damien Hardy, Eduardo Quinones, Isabelle Puaut, Francisco J. Cazorla
article
ARCS 2015 – International Conference on Architecture of Computing Systems, Mar 2015, Porto, Portugal. 9017, pp.236-247, Lecture Notes in Computer Science <10.1007/978-3-319-16086-3_19>
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BibTex
titre
Branch Prediction and the Performance of Interpreters – Don’t Trust Folklore
auteur
Erven Rohou, Bharath Narasimha Swamy, André Seznec
article
International Symposium on Code Generation and Optimization, Feb 2015, Burlingame, United States
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https://hal.inria.fr/hal-01100647/file/InterpIBr-hal.pdf BibTex
titre
BeBoP: A Cost Effective Predictor Infrastructure for Superscalar Value Prediction
auteur
Arthur Perais, André Seznec
article
International Symposium on High Performance Computer Architecture, Feb 2015, San Francisco, United States. 21, pp.13 – 25 ), <http://darksilicon.org/hpca/>. <10.1109/HPCA.2015.7056018>
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https://hal.inria.fr/hal-01193175/file/HPCA%2715_BEBOP.pdf BibTex
titre
OJIT: A Novel Obfuscation Approach Using Standard Just-In-Time Compiler Transformations
auteur
Muhammad Hataba, Ahmed El-Mahdy, Erven Rohou
article
International Workshop on Dynamic Compilation Everywhere, Jan 2015, Amsterdam, Netherlands. 2015
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https://hal.inria.fr/hal-01162998/file/dce2015-2.pdf BibTex
titre
Sequential and Parallel Code Sections are Different: they may require different Processors
auteur
Surya Narayanan Natarajan, André Seznec
article
PARMA-DITAM ’15 – 6th Workshop on Parallel Programming and Run-Time Management Techniques for Many-core Architectures, Jan 2015, Amsterdam, Netherlands. ACM, pp.13-18, 2015, 6th Workshop on Parallel Programming and Run-Time Management Techniques for Many-core Architectures and 4th Workshop on Design Tools and Architectures for Multicore Embedded Computing Platforms. <10.1145/2701310.2701314>
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BibTex
titre
Prediction-based superpage-friendly TLB designs
auteur
Misel-Myrto Papadopoulou, Xin Tong, André Seznec, Andreas Moshovos
article
21st IEEE symposium on High Performance Computer Architecture, 2015, San Francisco, United States. Proceedings of the 21st IEEE symposium on High Performance Computer Architecture, 2015, <10.1109/HPCA.2015.7056034>
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BibTex
titre
An Empirical High Level Performance Model For Future Many-cores
auteur
Surya Narayanan Natarajan, Bharath Narasimha Swamy, André Seznec
article
Proceedings of the 12th ACM International Conference on Computing Frontiers, 2015, Ischia, Italy. CF ’15 Proceedings of the 12th ACM International Conference on Computing Frontiers, 2015, <10.1145/2742854.2742867>
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BibTex

Habilitation à diriger des recherches

titre
Infrastructures and Compilation Strategies for the Performance of Computing Systems
auteur
Erven Rohou
article
Other [cs.OH]. Université de Rennes 1, 2015
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https://hal.inria.fr/tel-01237164/file/HDR-Erven-Rohou.pdf BibTex

Poster communications

titre
ExBLAS: Reproducible and Accurate BLAS Library
auteur
Roman Iakymchuk, Stef Graillat, Sylvain Collange, David Defour
article
RAIM: Rencontres Arithmétiques de l’Informatique Mathématique, Apr 2015, Rennes, France. 7ème Rencontre Arithmétique de l’Informatique Mathématique, 2015, <https://raim2015.inria.fr>
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https://hal.archives-ouvertes.fr/hal-01140280/file/tikzp.pdf BibTex

Reports

titre
Transforming TLP into DLP with the Dynamic Inter-Thread Vectorization Architecture
auteur
Sajith Kalathingal, Sylvain Collange, Bharath Narasimha Swamy, André Seznec
article
[Research Report] RR-8830, Inria Rennes Bretagne Atlantique. 2015
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-01244938/file/RR-8830.pdf BibTex
titre
Discrete Cache Insertion Policies for Shared Last Level Cache Management on Large Multicores
auteur
Aswinkumar Sridharan, André Seznec
article
[Research Report] RR-8816, INRIA-IRISA Rennes Bretagne Atlantique, équipe ALF. 2015
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https://hal.inria.fr/hal-01236706/file/RR-8816.pdf BibTex

Theses

titre
Extraction and traceability of annotations for WCET estimation
auteur
Hanbing Li
article
Other [cs.OH]. Université Rennes 1, 2015. English. <NNT : 2015REN1S040>
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https://tel.archives-ouvertes.fr/tel-01232613/file/LI_Hanbing.pdf BibTex
titre
Increasing the performance of superscalar processors through value prediction
auteur
Arthur Perais
article
Hardware Architecture [cs.AR]. Université Rennes 1, 2015. English. <NNT : 2015REN1S070>
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https://tel.archives-ouvertes.fr/tel-01235370/file/PERAIS_Arthur.pdf BibTex
titre
Modeling performance of serial and parallel sections of multi-threaded programs in manycore era
auteur
Surya Narayanan Natarajan
article
Hardware Architecture [cs.AR]. INRIA Rennes – Bretagne Atlantique and University of Rennes 1, France, 2015. English
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https://hal.inria.fr/tel-01170039/file/these.pdf BibTex
titre
Exploiting heterogeneous manycores on sequential code
auteur
Bharath Narasimha Swamy
article
Computer Science [cs]. UNIVERSITE DE RENNES 1, 2015. English
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https://hal.inria.fr/tel-01126807/file/these_bharath.pdf BibTex

Preprints, Working Papers, …

titre
Numerical Reproducibility for the Parallel Reduction on Multi- and Many-Core Architectures
auteur
Sylvain Collange, David Defour, Stef Graillat, Roman Iakymchuk
article
2015
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https://hal.archives-ouvertes.fr/hal-00949355/file/superaccumulator.pdf BibTex
titre
Reproducible Triangular Solvers for High-Performance Computing
auteur
Roman Iakymchuk, David Defour, Sylvain Collange, Stef Graillat
article
2015
Accès au texte intégral et bibtex
https://hal.archives-ouvertes.fr/hal-01116588/file/trsv.pdf BibTex
titre
Reproducible and Accurate Matrix Multiplication for GPU Accelerators
auteur
Roman Iakymchuk, David Defour, Sylvain Collange, Stef Graillat
article
2015
Accès au texte intégral et bibtex
https://hal.archives-ouvertes.fr/hal-01102877/file/paper.pdf BibTex

2014

Journal articles

titre
Efficient Out-of-Order Execution of Guarded ISAs
auteur
Nathanaël Prémillieu, André Seznec
article
ACM Transactions on Architecture and Code Optimization (TACO) , ACM, 2014, pp.21. <10.1145/2677037>
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BibTex
titre
Thread scheduling and memory coalescing for dynamic vectorization of SPMD workloads
auteur
Teo Milanez, Sylvain Collange, Fernando Magno Quintão Pereira, Wagner Meira, Renato A. Ferreira
article
Parallel Computing, Elsevier, 2014, 40 (9), pp.548-558. <10.1016/j.parco.2014.03.006>
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BibTex
titre
Multiprogram Throughput Metrics: A Systematic Approach
auteur
Stijn Eyerman, Pierre Michaud, Wouter Rogiest
article
ACM Transactions on Architecture and Code Optimization, Association for Computing Machinery, 2014, 11 (3), pp.26. <10.1145/2663346>
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https://hal.archives-ouvertes.fr/hal-01087743/file/halversion2.pdf BibTex
titre
Options for Denormal Representation in Logarithmic Arithmetic
auteur
Mark G. Arnold, Sylvain Collange
article
Journal of VLSI Signal Processing Systems for Signal, Image, and Video Technology, Springer, 2014, 77 (1-2), pp.207-220. <10.1007/s11265-014-0874-3>
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BibTex

Conference papers

titre
Skewed Compressed Cache
auteur
Somayeh Sardashti, André Seznec, David A. Wood
article
MICRO – 47th Annual IEEE/ACM International Symposium on Microarchitecture, Dec 2014, Cambridge, United Kingdom. Proceeding of the 47th Annual IEEE/ACM International Symposium on Microarchitecture
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https://hal.inria.fr/hal-01088050/file/scc%20october%202%20%281%29.pdf BibTex
titre
Hardware/Software Helper Thread Prefetching On Heterogeneous Many Cores
auteur
Bharath Narasimha Swamy, Alain Ketterlin, André Seznec
article
2014 IEEE 26th International Symposium on Computer Architecture and High Performance Computing (SBAC-PAD), Oct 2014, Paris, France. <10.1109/SBAC-PAD.2014.39>
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BibTex
titre
Impact of serial scaling of multi-threaded programs in many-core era
auteur
Surya Narayanan, Bharath Narasimha Swamy, André Seznec
article
WAMCA – 5th Workshop on Applications for Multi-Core Architectures, Oct 2014, Paris, France. <10.1109/SBAC-PADW.2014.9>
Accès au texte intégral et bibtex
https://hal.archives-ouvertes.fr/hal-01089446/file/WAMCA.pdf BibTex
titre
Traceability of Flow Information: Reconciling Compiler Optimizations and WCET Estimation
auteur
Hanbing Li, Isabelle Puaut, Erven Rohou
article
RTNS – 22nd International Conference on Real-Time Networks and Systems, Oct 2014, Versailles, France. 2014, <10.1145/2659787.2659805>
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-01072138/file/RTNS-2014-Inria.pdf BibTex
titre
Reproducible and Accurate Matrix Multiplication for High-Performance Computing
auteur
Sylvain Collange, David Defour, Stef Graillat, Roman Iakymchuk
article
SCAN 2014 – 16th GAMM-IMACS International Symposium on Scientific Computing, Computer Arithmetic and Validated Numerics, Sep 2014, Wuerzburg, Germany. 16th GAMM-IMACS International Symposium on Scientific Computing, Computer Arithmetic and Validated Numerics, pp.42-43, 2014, <http://www.scan2014.uni-wuerzburg.de/start/>
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https://hal.archives-ouvertes.fr/hal-01215627/file/scan14-1.pdf BibTex
titre
On the Comparison of Deterministic and Probabilistic WCET Estimation Techniques
auteur
Jaume Abella, Damien Hardy, Isabelle Puaut, Eduardo Quinones, Francisco J. Cazorla
article
26th Euromicro Conference on Real-Time Systems, Jul 2014, Madrid, Spain
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BibTex
titre
A Formally Verified WCET Estimation Tool
auteur
André Oliveira Maroneze, Sandrine Blazy, David Pichardie, Isabelle Puaut
article
14th International Workshop on Worst-Case Execution Time Analysis, Jul 2014, Madrid, Spain. 2014, <http://www.uni-ulm.de/en/in/wcet2014.html>. <10.4230/OASIcs.WCET.2014.11>
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BibTex
titre
A Reproducible Accurate Summation Algorithm for High-Performance Computing
auteur
Sylvain Collange, David Defour, Stef Graillat, Roman Iakymchuk
article
EX: Exascale Applied Mathematics Challenges and Opportunities, Jul 2014, Chicago, United States. SIAM Workshop on Exascale Applied mathematics Challenges and opportunites, 2014, <http://www.siam.org/meetings/ex14/>
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https://hal.archives-ouvertes.fr/hal-01267825/file/10-iakymchuk-abstract.pdf BibTex
titre
Five poTAGEs and a COLT for an unrealistic predictor
auteur
Pierre Michaud
article
4th JILP Workshop on Computer Architecture Competitions (JWAC-4): Championship Branch Prediction (CBP-4), Jun 2014, Minneapolis, United States. 2014
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https://hal.archives-ouvertes.fr/hal-01087692/file/cbp4_mp.pdf BibTex
titre
Pushing the branch predictability limits with the multi-poTAGE+SC predictor
auteur
Pierre Michaud, André Seznec
article
4th JILP Workshop on Computer Architecture Competitions (JWAC-4): Championship Branch Prediction (CBP-4), Jun 2014, Minneapolis, United States. 2014
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https://hal.archives-ouvertes.fr/hal-01087719/file/cbp4_mpsc.pdf BibTex
titre
TAGE-SC-L Branch Predictors
auteur
André Seznec
article
JILP – Championship Branch Prediction, Jun 2014, Minneapolis, United States. Proceedings of the 4th Championship Branch Prediction, <http://www.jilp.org/cbp2014/>
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https://hal.inria.fr/hal-01086920/file/CBP4-TAGE-SC-L.pdf BibTex
titre
EOLE: Paving the Way for an Effective Implementation of Value Prediction
auteur
Arthur Perais, André Seznec
article
International Symposium on Computer Architecture, Jun 2014, Minneapolis, MN, United States. 42, pp.481 – 492, 2014, <http://cag.engr.uconn.edu/isca2014/>. <10.1109/ISCA.2014.6853205>
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https://hal.inria.fr/hal-01088130/file/eole.pdf BibTex
titre
A lightweight incremental analysis and profiling framework for embedded devices
auteur
Sara Elshobaky, Ahmed El-Mahdy, Erven Rohou, Layla El-Sayed, Mohamed Nazih Elderini
article
Proceedings of the 17th International Workshop on Software and Compilers for Embedded Systems, Jun 2014, Sankt-Goar, Germany. pp.60-68, 2014, <10.1145/2609248.2609263>
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BibTex
titre
Arbitrary control-flow embedding into multiple threads for obfuscation: a preliminary complexity and performance analysis
auteur
Rasha Omar, Ahmed El-Mahdy, Erven Rohou
article
Proceedings of the 2nd international workshop on Security in cloud computing, Jun 2014, Kyoto, Japan. <10.1145/2600075.2600080>
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BibTex
titre
Practical data value speculation for future high-end processors
auteur
Arthur Perais, André Seznec
article
International Symposium on High Performance Computer Architecture, Feb 2014, Orlando, FL, United States. pp.428 – 439, 2014, <http://hpca20.ece.ufl.edu/>. <10.1109/HPCA.2014.6835952>
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https://hal.inria.fr/hal-01088116/file/practical_VP.pdf BibTex
titre
PADRONE: a Platform for Online Profiling, Analysis, and Optimization
auteur
Emmanuel Riou, Erven Rohou, Philippe Clauss, Nabil Hallou, Alain Ketterlin
article
DCE 2014 – International workshop on Dynamic Compilation Everywhere, Jan 2014, Vienne, Austria. 2014
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https://hal.inria.fr/hal-00917950/file/dce.pdf BibTex

Reports

titre
Options for Denormal Representation in Logarithmic Arithmetic
auteur
Mark G. Arnold, Sylvain Collange
article
[Research Report] RR-8412, Inria. 2014, pp.27
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https://hal.inria.fr/hal-00909096/file/arnold_denorm_tr.pdf BibTex

Theses

titre
Certified Compilation and Worst-Case Execution Time Estimation
auteur
André Oliveira Maroneze
article
Cryptography and Security [cs.CR]. Université Rennes 1, 2014. English. <NNT : 2014REN1S030>
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https://hal.archives-ouvertes.fr/tel-01064869/file/main.pdf BibTex

2013

Journal articles

titre
Divergence Analysis
auteur
Diogo Sampaio, Rafael De Souza, Sylvain Collange, Fernando Magno Quintão Pereira
article
ACM Transactions on Programming Languages and Systems (TOPLAS), ACM, 2013, 35 (4), pp.13:1-13:36. <10.1145/2523815>
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https://hal.inria.fr/hal-00909072/file/RR-8411.pdf BibTex
titre
BADCO: Behavioral Application-Dependent Superscalar Core Models
auteur
Ricardo A. Velasquez, Pierre Michaud, André Seznec
article
International Journal of Parallel Programming, Springer Verlag, 2013, <10.1007/s10766-013-0278-1>
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BibTex
titre
Reconvergence de contrôle implicite pour les architectures SIMT
auteur
Nicolas Brunie, Sylvain Collange
article
Revue des Sciences et Technologies de l’Information – Série TSI : Technique et Science Informatiques, Lavoisier, 2013, Architecture des ordinateurs, 32 (2), pp.153-178. <10.3166/TSI.32.153-178>
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https://hal.inria.fr/hal-00787749/file/Brunie_ReconvImpliciteSIMT_TR.pdf BibTex
titre
Vectorization Technology To Improve Interpreter Performance
auteur
Erven Rohou, Kevin Williams, David Yuste
article
ACM Transactions on Architecture and Code Optimization, Association for Computing Machinery, 2013, 9 (4), pp.26:1-26:22. <10.1145/2400682.2400685>
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BibTex

Conference papers

titre
On-Stack Replacement to Improve JIT-based Obfuscation – A Preliminary Study
auteur
Marwa Yusuf, Ahmed El-Mahdy, Erven Rohou
article
International Japan-Egypt Conference on Electronics, Communications, and Computers, Dec 2013, Cairo, Egypt. 2013
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BibTex
titre
Static probabilistic Worst Case Execution Time Estimation for architectures with Faulty Instruction Caches
auteur
Damien Hardy, Isabelle Puaut
article
21st International Conference on Real-Time Networks and Systems, Oct 2013, Sophia Antipolis, France. 2013, <10.1145/2516821.2516842>
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BibTex
titre
One OpenCL to Rule Them All?
auteur
François Bodin, Dolbeau Romain, Guillaume Colin de Verdiere
article
International Workshop on Multi-/Many-core Computing Systems
, Sep 2013, Edinburgh, United Kingdom. 2013
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BibTex
titre
The TERAFLUX Project: Exploiting the DataFlow Paradigm in Next Generation Teradevices
auteur
Marco Solinas, Rosa M. Badia, François Bodin, Albert Cohen, Paraskevas Evripidou, Paolo Faraboschi, Bernhard Fechner, Guang R. Gao, Arne Garbade, Sylvain Girbal, Daniel Goodman, Behram Khan, Souad Koliai, Feng Li, Mikel Luján, Laurent Morin, Avi Mendelson, Nacho Navarro, Antoniu Pop, Pedro Trancoso, Theo Ungerer, Mateo Valero, Sebastian Weis, Ian Watson, Stéphane Zuckerman, Roberto Giorgi
article
DSD, Sep 2013, Los Alamitos, United States. pp.272-279, 2013
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BibTex
titre
Integrated Worst-Case Execution Time Estimation of Multicore Applications
auteur
Dumitru Potop-Butucaru, Isabelle Puaut
article
Claire Maiza. 13th International Workshop on Worst-Case Execution Time Analysis, Jul 2013, Paris, France. Schloss Dagstuh, 30, pp.21-31, 2013, 13th International Workshop on Worst-Case Execution Time Analysis. <10.4230/OASIcs.WCET.2013.i>
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BibTex
titre
The Denormal Logarithmic Number System
auteur
Mark Arnold, Sylvain Collange
article
ASAP 2013 – 24th IEEE International Conference on Application-specific Systems, Architectures and Processors, Jun 2013, Washington D.C., United States. pp.117-124, 2013
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https://hal.inria.fr/hal-00832505/file/Arnold_DenormalLNS_ASAP13.pdf BibTex
titre
Selecting Benchmark Combinations for the Evaluation of Multicore Throughput
auteur
Ricardo A. Velasquez, Pierre Michaud, André Seznec
article
International Symposium on Performance Analysis of Systems and Software, Apr 2013, Austin, United States. 2013, <10.1109/ISPASS.2013.6557168>
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https://hal.inria.fr/hal-00788824/file/ispass2013_final.pdf BibTex
titre
An Analytical Framework for Estimating TCO and Exploring Data Center Design Space
auteur
Damien Hardy, Marios Kleanthous, Isidoros Sideris, Ali Saidi, Emre Ozer, Yiannakis Sazeides
article
IEEE International Symposium on Performance Analysis of Systems and Software, Apr 2013, Austin, United States. 2013
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BibTex
titre
Performance Upper Bound Analysis and Optimization of SGEMM on Fermi and Kepler GPUs
auteur
Junjie Lai, André Seznec
article
CGO ’13 – 2013 International Symposium on Code Generation and Optimization, Feb 2013, Shenzhen, China. 2013
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https://hal.inria.fr/hal-00789958/file/112_Lai.pdf BibTex

Other publications

titre
OJIT: A Novel Secure Remote Execution Technology By Obfuscated Just-In-Time Compilation
auteur
Muhammad Hataba, Ahmed El-Mahdy, Amin Shoukry, Erven Rohou
article
The Third European LLVM Conference. 2013
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BibTex

Reports

titre
Modeling multi-threaded programs execution time in the many-core era
auteur
Surya Narayanan Natarajan, Bharath Swamy, André Seznec
article
[Research Report] RR-8453, INRIA. 2013, pp.23
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https://hal.inria.fr/hal-00914335/file/RR-8453.pdf BibTex
titre
Efficient Out-of-Order Execution of Guarded ISAs
auteur
Nathanaël Prémillieu, André Seznec
article
[Research Report] RR-8406, INRIA. 2013, pp.24
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https://hal.inria.fr/hal-00910335/file/RR-8406.pdf BibTex
titre
Defining metrics for multicore throughput on multiprogrammed workloads
auteur
Stijn Eyerman, Pierre Michaud
article
[Research Report] RR-8401, INRIA. 2013
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00908864/file/RR-8401.pdf BibTex
titre
EOLE: Paving the Way for an Effective Implementation of Value Prediction
auteur
Arthur Perais, André Seznec
article
[Research Report] RR-8402, INRIA. 2013, pp.25
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00907973/file/RR-8402.pdf BibTex
titre
Practical Data Value Speculation for Future High-end Processors
auteur
Arthur Perais, André Seznec
article
[Research Report] RR-8395, INRIA. 2013, pp.21
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https://hal.inria.fr/hal-00904743/file/RR-8395.pdf BibTex
titre
Branch Prediction and the Performance of Interpreters – Don’t Trust Folklore
auteur
Erven Rohou, Bharath Narasimha Swamy, André Seznec
article
[Research Report] RR-8405, INRIA. 2013, pp.23
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00911146/file/RR-8405.pdf BibTex
titre
SPREPI: Selective Prediction and REplay for predicated Instructions
auteur
Nathanaël Prémillieu, André Seznec
article
[Research Report] RR-8351, INRIA. 2013, pp.25
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00856160/file/RR-8351.pdf BibTex
titre
Integrated Worst-Case Response Time Evaluation of Multicore Non-Preemptive Applications
auteur
Dumitru Potop-Butucaru, Isabelle Puaut
article
[Research Report] RR-8234, INRIA. 2013
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https://hal.inria.fr/hal-00787931/file/RR-8234.pdf BibTex

Theses

titre
Améliorer la performance séquentielle à l’ère des processeurs massivement multicœurs
auteur
Nathanaël Prémillieu
article
Autre [cs.OH]. Université Rennes 1, 2013. Français. <NNT : 2013REN1S071>
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https://tel.archives-ouvertes.fr/tel-00916589/file/PREMILLIEU_Nathanael_.pdf BibTex
titre
Architecture multi-coeurs et temps d’exécution au pire cas
auteur
Benjamin Lesage
article
Autre [cs.OH]. Université Rennes 1, 2013. Français. <NNT : 2013REN1S034>
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https://tel.archives-ouvertes.fr/tel-00870971/file/LESAGE_Benjamin.pdf BibTex
titre
Behavioral Application-dependent superscolor core modeling
auteur
Ricardo Andrés Velásquez Vélez
article
Other [cs.OH]. Université Rennes 1, 2013. English. <NNT : 2013REN1S100>
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https://tel.archives-ouvertes.fr/tel-00942289/file/VELASQUEZ_-_VELEZRicardo_-_Andres.pdf BibTex
titre
Behavioral Application-dependent Superscalar Core Modeling
auteur
Ricardo Andrés Velásquez Vélez
article
Hardware Architecture [cs.AR]. Université Rennes 1, 2013. English
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https://tel.archives-ouvertes.fr/tel-00908544/file/these.pdf BibTex
titre
Throughput Oriented Analytical Models for Performance Estimation on Programmable Accelerators
auteur
Junjie Lai
article
Hardware Architecture [cs.AR]. Université de Rennes I, 2013. English
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https://tel.archives-ouvertes.fr/tel-00908579/file/thesis_jlai-5.pdf BibTex

2012

Journal articles

titre
Demystifying multicore throughput metrics
auteur
Pierre Michaud
article
IEEE Computer Architecture Letters, Institute of Electrical and Electronics Engineers, 2012, pp.ISSN: 1556-6056. <10.1109/L-CA.2012.25>
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https://hal.archives-ouvertes.fr/hal-00737044/file/CAL-2012-040030.pdf BibTex
titre
SYRANT: SYmmetric Resource Allocation on Not-taken and Taken Paths
auteur
Nathanaël Prémillieu, André Seznec
article
ACM Transactions on Architecture and Code Optimization – HIPEAC Papers, 2012, 8 (4), pp.Article No.: 43. <10.1145/2086696.2086722>
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https://hal.inria.fr/inria-00539647/file/RR-7463.pdf BibTex

Conference papers

titre
The performance vulnerability of architectural and non-architectural arrays to permanent faults
auteur
Damien Hardy, Isidoros Sideris, Nikolas Ladas, Yiannakis Sazeides
article
MICRO 45, Dec 2012, Vancouver, Canada. 2012
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BibTex
titre
PRETI: Partitioned REal-TIme shared cache for mixed-criticality real-time systems.
auteur
Benjamin Lesage, Isabelle Puaut, André Seznec
article
RTNS – 20th International Conference on Real-Time and Network Systems – 2012, Nov 2012, Pont à Mousson, France. ACM, pp.10, 2012
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https://hal.inria.fr/hal-00661687/file/paper.pdf BibTex
titre
PDPA: Period Driven Task and Cache Partitioning Algorithm for Mumti-core Systems
auteur
Brice Berna, Isabelle Puaut
article
20th International Conference on Real-Time and Network Systems (RTNS 2012), Nov 2012, Pont à Mousson, France. 2012
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BibTex
titre
Divergence Analysis with Affine Constraints
auteur
Diogo Sampaio, Rafael Martins, Sylvain Collange, Fernando Magno Quintão Pereira
article
24th International Symposium on Computer Architecture and High Performance Computing, Oct 2012, New-York, NY, United States. pp.67-74, 2012, <10.1109/SBAC-PAD.2012.22>
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https://hal.archives-ouvertes.fr/hal-00650235/file/Sampaio_DivergenceAnalysisAffine_SBAC12.pdf BibTex
titre
Data and Instruction Uniformity in Minimal Multi-Threading
auteur
Teo Milanez, Sylvain Collange, Fernando Magno Quintão Pereira, Wagner Meira, Renato Ferreira
article
24th International Symposium on Computer Architecture and High Performance Computing, Oct 2012, New-York, NY, United States. pp.270-277, 2012, <10.1109/SBAC-PAD.2012.21>
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https://hal.archives-ouvertes.fr/hal-00755273/file/Milanez_DataInstructionUniformityMMT_SBAC12.pdf BibTex
titre
Tiptop: Hardware Performance Counters for the Masses
auteur
Erven Rohou
article
41st International Conference on Parallel Processing Workshops (ICPPW), Sep 2012, Pittsburgh, PA, United States. pp.404-413, 2012, <http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=6337508&isnumber=6337459>. <10.1109/ICPPW.2012.58>
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BibTex
titre
BADCO: Behavioral Application-Dependent Superscalar Core Model
auteur
Ricardo A. Velasquez, Pierre Michaud, André Seznec
article
SAMOS XII: International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, Jul 2012, Samos, Greece. 2012
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https://hal.inria.fr/hal-00707346/file/badco_samos.pdf BibTex
titre
Service Value Aware Memory Scheduler by Estimating Request Weight and Using per-Thread Traffic Lights
auteur
Keisuke Kuroyanagi, André Seznec
article
3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), Jun 2012, Portland, United States. 2012
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https://hal.inria.fr/hal-00746951/file/paper_7.pdf BibTex
titre
An Improved Preemption Delay Upper Bound for Floating Non-Preemptive Region Scheduling
auteur
José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut
article
7th IEEE International Symposium on Industrial Embedded Systems (SIES’12), Jun 2012, Karlsruhe, Germany. 2012
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BibTex
titre
Preemption Delay Analysis for Floating Non-Preemptive Region Scheduling
auteur
José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut
article
Design, Automation and Test in Europe 2012 (DATE 2012), Mar 2012, Dresden, Germany. pp.497-502, 2012
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BibTex
titre
Break Down GPU Execution Time with an Analytical Method
auteur
Junjie Lai, André Seznec
article
ACM. Rapido ’12, Jan 2012, Paris, France. 2012, <10.1145/2162131.2162136>
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BibTex

Master thesis

titre
Exploiting Value Prediction With Quasi-Unlimited Resources
auteur
Arthur Pérais
article
Hardware Architecture [cs.AR]. 2012
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https://dumas.ccsd.cnrs.fr/dumas-00725221/file/Perais.pdf BibTex
titre
Joint tasks and cache partitioning for real-time systems
auteur
Brice Berna
article
Hardware Architecture [cs.AR]. 2012
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https://dumas.ccsd.cnrs.fr/dumas-00725172/file/Berna.pdf BibTex

Reports

titre
Constant-work multiprogram throughput metrics for microarchitecture studies
auteur
Pierre Michaud
article
[Research Report] RR-8150, INRIA. 2012
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https://hal.inria.fr/hal-00758195/file/RR-8150.pdf BibTex
titre
Revisiting Value Prediction
auteur
Arthur Perais, André Seznec
article
[Research Report] RR-8155, INRIA. 2012, pp.22
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00758713/file/RR-8155.pdf BibTex
titre
Selecting Benchmarks Combinations for the Evaluation of Multicore Throughput
auteur
Ricardo A. Velasquez, Pierre Michaud, André Seznec
article
[Research Report] 2012, pp.23
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00737446/file/RR-737446.pdf BibTex
titre
Bound the Peak Performance of SGEMM on GPU with software-controlled fast memory
auteur
Junjie Lai, André Seznec
article
[Research Report] RR-7923, INRIA. 2012
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00686006/file/techReport.pdf BibTex

2011

Journal articles

titre
Managing SMT resource usage through speculative instruction window weighting
auteur
Hans Vandierendonck, André Seznec
article
ACM Transactions on Architecture and Code Optimization, Association for Computing Machinery, 2011, <10.1145/2019608.2019611>
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BibTex
titre
WCET analysis of instruction cache hierarchies
auteur
Damien Hardy, Isabelle Puaut
article
Journal of system architecture, Elsevier, 2011, 57 (7), <10.1016/j.sysarc.2010.08.007>
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BibTex
titre
ACOTES Project: Advanced Compiler Technologies for Embedded Streaming
auteur
Harm Munk, Eduard Ayguadé, Cédric Bastoul, Paul Carpenter, Zbigniew Chamski, Albert Cohen, Marco Cornero, Philippe Dumont, Marc Duranton, Mohammed Fellahi, Roger Ferrer, Razya Ladelsky, Menno Lindwer, Xavier Martorell, Cupertino Miranda, Dorit Nuzman, Andrea Ornstein, Antoniu Pop, Sebastian Pop, Louis-Noël Pouchet, Alex Ramírez, David Rodenas, Erven Rohou, Ira Rosen, Uzi Shvadron, Konrad Trifunović, Ayal Zaks
article
International Journal of Parallel Programming, Springer Verlag, 2011, 39 (3), pp.397-450. <10.1007/s10766-010-0132-7>
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https://hal.inria.fr/inria-00551083/file/paper.pdf BibTex
titre
Les processeurs multicœurs aujourd’hui et demain
auteur
André Seznec, Joanna Jongwane
article
Interstices, INRIA, 2011, <https://interstices.info/jcms/i_58455/les-processeurs-multicoeurs-aujourd-hui-et-demain>
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BibTex
titre
Fairness Metrics for Multithreaded Processors
auteur
Hans Vandierendonck, André Seznec
article
IEEE Computer Architecture Letters, Institute of Electrical and Electronics Engineers, 2011, IEEE Computer Architecture Letters 2011, <http://www.computer.org/portal/web/csdl/doi/10.1109/L-CA.2011.1>. <10.1109/L-CA.2011.1>
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BibTex
titre
Compiler-directed memory management for heterogeneous MPSoCs
auteur
Miao Wang, François Bodin
article
Journal of Systems Architecture, Elsevier, 2011, 57 (1), pp.134-145. <10.1016/j.sysarc.2010.10.008>
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BibTex

Conference papers

titre
A New Case for the TAGE Branch Predictor
auteur
André Seznec
article
ACM. MICRO 2011 : The 44th Annual IEEE/ACM International Symposium on Microarchitecture, 2011, Dec 2011, Porto Allegre, Brazil. 2011
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00639193/file/MICRO44_Andre_Seznec.pdf BibTex
titre
Scalable Fixed-Point Free Instruction Cache Analysis
auteur
Damien Hardy, Benjamin Lesage, Isabelle Puaut
article
The 32nd IEEE Real-Time Systems Symposium (RTSS 2011), Nov 2011, Vienne, Austria. 2011
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https://hal.inria.fr/inria-00638698/file/paper.pdf BibTex
titre
Classification and Elimination of Conflicts in Hardware Transactional Memory Systems
auteur
Mridha Mohammad Waliullah, Per Stenstrom
article
23rd International Symposium on Computer Architecture and High Performance Computing – SBAC-PAD’2011, Oct 2011, Vitoria, Brazil. IEEE, 2011
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00640813/file/sbac-pad_ieee.pdf BibTex
titre
A 64-Kbytes ITTAGE indirect branch predictor
auteur
André Seznec
article
JWAC-2: Championship Branch Prediction, Jun 2011, San Jose, United States. 2011, <http://www.jilp.org/jwac-2/program/cbp3_07_seznec.pdf>
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00639041/file/ITTAGE.pdf BibTex
titre
A 64 Kbytes ISL-TAGE branch predictor
auteur
André Seznec
article
JWAC-2: Championship Branch Prediction, Jun 2011, San Jose, United States. 2011, <http://www.jilp.org/jwac-2/program/cbp3_03_seznec.pdf>
Accès au texte intégral et bibtex
https://hal.inria.fr/hal-00639040/file/ISL-TAGE-Final.pdf BibTex
titre
Predictable Binary Code Cache: A First Step Towards Reconciling Predictability and Just-In-Time Compilation
auteur
Adnan Bouakaz, Isabelle Puaut, Erven Rohou
article
The 17th IEEE Real-Time and Embedded Technology and Applications Symposium, Apr 2011, Chicago, United States. 2011
Accès au texte intégral et bibtex
https://hal.inria.fr/inria-00589690/file/RTAS2011.pdf BibTex
titre
Vapor SIMD: Auto-Vectorize Once, Run Everywhere
auteur
Dorit Nuzman, Sergei Dyshel, Erven Rohou, Ira Rosen, Kevin Williams, David Yuste, Albert Cohen, Ayal Zaks
article
International Symposium on Code Generation and Optimization, Apr 2011, Chamonix, France. 2011
Accès au texte intégral et bibtex
https://hal.inria.fr/inria-00589692/file/CGO2011-OK.pdf BibTex
titre
Storage Free Confidence Estimator for the TAGE predictor
auteur
André Seznec
article
17th High Performance Computer Architecture, Feb 2011, San Antonio, United States. 2011, <10.1109/HPCA.2011.5749750>
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BibTex
titre
Practical and secure PCM systems by online detection of malicious write streams
auteur
Moinuddin Qureshi, André Seznec, Lastras Luis, Michele Franceschini
article
2011 IEEE 17th International Symposium on High Performance Computer Architecture, Feb 2011, San Antonio, United States. 2011, <10.1109/HPCA.2011.5749753>
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titre
Speculatively Vectorized Bytecode
auteur
Erven Rohou, Sergei Dyshel, Dorit Nuzman, Ira Rosen, Kevin Williams, Albert Cohen, Ayal Zaks
article
International Conference on High-Performance and Embedded Architectures and Compilers, Jan 2011, Heraklion, Greece. ACM, 2011
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https://hal.inria.fr/inria-00525139/file/Rohou-HiPEAC11.pdf BibTex
titre
Replacement policies for shared caches on symmetric multicores : a programmer-centric point of view
auteur
Pierre Michaud
article
6th International Conference on High-Performance and Embedded Architectures and Compilers, Jan 2011, Heraklion, Greece. 2011, <10.1145/1944862.1944890>
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https://hal.inria.fr/inria-00531188/file/hipeac2011_hal.pdf BibTex
titre
Decoupled Zero-Compressed Memory
auteur
Julien Dusser, André Seznec
article
HiPEAC – International Conference on High-Performance and Embedded Architectures and Compilers, Jan 2011, Heraklion, Greece. ACM, 2011, <10.1145/1944862.1944876>
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https://hal.inria.fr/inria-00529332/file/DZC_Memory.pdf BibTex
titre
Vapor SIMD ― Auto-Vectorize Once, Run Everywhere
auteur
Dorit Nuzman, Sergei Dyshel, Erven Rohou, Ira Rosen, Kevin Williams, David Yuste, Albert Cohen, Ayal Zaks
article
cgo # (CGO), 2011, Chamonix, France. 2011
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Book sections

titre
Interval Arithmetic in CUDA
auteur
Sylvain Collange, Marc Daumas, David Defour
article
Wen-mei W. Hwu. GPU Computing Gems Jade Edition, Morgan Kaufmann, pp.99-107, 2011, 978-0123859631. <http://www.sciencedirect.com/science/book/9780123859631>
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Reports

titre
Preemption Delay Analysis for Floating Non-Preemptive Region Scheduling
auteur
José Marinho, Vincent Nélis, Stefan M. Petters, Isabelle Puaut
article
2011
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https://hal.archives-ouvertes.fr/hal-00649039/file/Preemption_Delay_Analysis_for_Floating_Non_Preemptive_Region_Scheduling.pdf BibTex
titre
TEG: GPU Performance Estimation Using a Timing Model
auteur
Junjie Lai, André Seznec
article
[Research Report] RR-7804, INRIA. 2011
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https://hal.inria.fr/hal-00641726/file/RR-7804.pdf BibTex
titre
Hardware acceleration of sequential loops
auteur
Pierre Michaud
article
[Research Report] RR-7802, INRIA. 2011
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https://hal.inria.fr/hal-00641350/file/RR-7802.pdf BibTex
titre
BADCO: Behavioral Application-Dependent superscalar Core Models
auteur
Ricardo A. Velasquez, Pierre Michaud, André Seznec
article
[Research Report] RR-7795, INRIA. 2011, pp.21
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https://hal.inria.fr/hal-00641446/file/RR-7795.pdf BibTex
titre
Tiptop: Hardware Performance Counters for the Masses
auteur
Erven Rohou
article
[Research Report] RR-7789, INRIA. 2011, pp.23
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https://hal.inria.fr/hal-00639173/file/RR-7789.pdf BibTex

Theses

titre
De la nécessité d’une vision holistique du code pour l’analyse statique et la correction automatique des Applications Web
auteur
Christophe Levointurier
article
Web. Université Rennes 1, 2011. Français. <NNT : 2011REN1S156>
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https://tel.archives-ouvertes.fr/tel-00688117/file/LEVOINTURIER_Christophe.pdf BibTex

2010

Journal articles

titre
Guest editorial: special issue of the Euromicro Conference on Real-Time Systems (ECRTS 2009)
auteur
Isabelle Puaut
article
Real-Time Systems / Real Time Systems; The Journal of Real-Time Systems, 2010, 46 (1), pp.1-2. <http://www.springerlink.com/content/n52511742l2v53j1/>. <10.1007/s11241-010-9099-0>
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titre
A Phase Change Memory as a Secure Main Memory
auteur
André Seznec
article
IEEE Computer Architecture Letters, Institute of Electrical and Electronics Engineers, 2010, <http://www.computer.org/portal/web/csdl/doi/10.1109/L-CA.2010.2>
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https://hal.inria.fr/inria-00468866/file/lca2010990002.pdf BibTex

Conference papers

titre
Shared Data Caches Conflicts Reduction for WCET Computation in Multi-Core Architectures.
auteur
Benjamin Lesage, Damien Hardy, Isabelle Puaut
article
18th International Conference on Real-Time and Network Systems, Nov 2010, Toulouse, France. pp.2283, 2010
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https://hal.inria.fr/inria-00531214/file/paper.pdf BibTex
titre
Combining Processor Virtualization and Component-Based Engineering in C for Many-Core Heterogeneous Embedded MPSoCs
auteur
Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero
article
Second Workshop on Programming Models for Emerging Architectures, Sep 2010, Vienne, Austria. 2010
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https://hal.inria.fr/inria-00589691/file/PMEA-Ok.pdf BibTex
titre
CLI-Based Compilation Flows for the C Language
auteur
Erven Rohou, Andrea Ornstein, Marco Cornero
article
International Conference on Embedded Computer Systems: Architectures, Modeling and Simulation, Jul 2010, Samos, Greece. IEEE, pp.162-169, 2010, <10.1109/ICSAMOS.2010.5642069>
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https://hal.inria.fr/inria-00505640/file/SAMOS-X-OK.pdf BibTex
titre
The Pitfalls of Benchmarking with Applications
auteur
Erven Rohou, Thierry Lafage
article
Lieven Eeckhout and Thomas Wenisch. MoBS 2010 – Sixth Annual Workshop on Modeling, Benchmarking and Simulation, Jun 2010, Saint Malo, France. 2010
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https://hal.inria.fr/inria-00492997/file/4-mobs6-rohou.pdf BibTex
titre
The 3P and 4P cache replacement policies
auteur
Pierre Michaud
article
Joel Emer. JWAC 2010 – 1st JILP Worshop on Computer Architecture Competitions: cache replacement Championship, Jun 2010, Saint Malo, France. 2010
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https://hal.inria.fr/inria-00492968/file/006_michaud.pdf BibTex
titre
Processor Virtualization and Split Compilation for Heterogeneous Multicore Embedded Systems
auteur
Albert Cohen, Erven Rohou
article
47th Annual Design Automation Conference, Jun 2010, Anaheim, CA, United States. 2010
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https://hal.inria.fr/inria-00472274/file/DAC_2010.pdf BibTex
titre
Proposition for a Sequential Accelerator in Future General-Purpose Manycore Processors and the Problem of Migration-Induced Cache Misses
auteur
Pierre Michaud, Yiannakis Sazeides, André Seznec
article
ACM International Conference on Computing Frontiers, May 2010, Bertinoro, Italy. 2010
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https://hal.inria.fr/inria-00471410/file/cf2010_hal.pdf BibTex
titre
Portable and Efficient Auto-vectorized Bytecode: a Look at the Interaction between Static and JIT Compilers
auteur
Erven Rohou
article
2nd International Workshop on GCC Research Opportunities, Jan 2010, Pisa, Italy. 2010
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https://hal.inria.fr/inria-00468015/file/grow10.pdf BibTex
titre
Towards Phase Change Memory as a Secure Main Memory
auteur
André Seznec
article
Workshop on the Use of Emerging Storage and Memory Technologies (WEST 2010), Jan 2010, Bangalore, India. 2010, <http://www.cse.psu.edu/hpcl/hpca16_files/hpca-flash-scm-workshop1.html>
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https://hal.inria.fr/inria-00468878/file/SecurPCM.pdf BibTex
titre
Decoupled Zero-Compressed Memory
auteur
Julien Dusser, André Seznec
article
Mani Azimi (Intel), Rajeev Balasubramonian (Univ. Of Utah), Partha Kundu (Intel). Workshop on Chip Multiprocessor Memory Systems and Interconnects (CMP-MSI), Jan 2010, Bangalore, India. 11 p., 2010
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https://hal.inria.fr/inria-00468354/file/DZC_Memory.pdf BibTex

Reports

titre
Storage Free Confidence Estimation for the TAGE branch predictor
auteur
André Seznec
article
[Research Report] RR-7371, INRIA. 2010, pp.20
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https://hal.inria.fr/inria-00512130/file/RR-7371.pdf BibTex
titre
STiMuL: a Software for Modeling Steady-State Temperature in Multilayers – Description and user manual
auteur
Pierre Michaud
article
[Technical Report] RT-0385, INRIA. 2010
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https://hal.inria.fr/inria-00474286/file/RT-0385.pdf BibTex

Theses

titre
Blocs nuls dans la hiérarchie mémoire
auteur
Julien Dusser
article
Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2010. Français
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https://tel.archives-ouvertes.fr/tel-00557080/file/these-couleur.pdf BibTex
titre
Analyse pire cas pour processeur multi-cœurs disposant de caches partagés
auteur
Damien Hardy
article
Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2010. Français
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https://tel.archives-ouvertes.fr/tel-00557058/file/Hardy20101209_phd.pdf BibTex

2009

Journal articles

titre
Zero-Content Augmented Caches
auteur
Julien Dusser, Thomas Piquet, André Seznec
article
23rd International Conference on Supercomputing, ACM, 2009, <10.1145/1542275.1542288>
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https://hal.inria.fr/inria-00374524/file/ics09-dusser.pdf BibTex

Conference papers

titre
Estimation of Cache Related Migration Delays for Multi-Core Processors with Shared Instruction Caches
auteur
Damien Hardy, Isabelle Puaut
article
Laurent George and Maryline Chetto andMikael Sjodin. 17th International Conference on Real-Time and Network Systems, Oct 2009, Paris, France. pp.45-54, 2009
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titre
WCET ANALYSIS OF MULTI-LEVEL SET-ASSOCIATIVE DATA CACHES
auteur
Benjamin Lesage, Damien Hardy, Isabelle Puaut
article
9th Intl. Workshop on Worst-Case Execution Time WCET Analysis, Jun 2009, Dublin, Ireland. pp.2283, 2009
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https://hal.inria.fr/inria-00531218/file/paper.pdf BibTex
titre
Online compression of cache-filtered address traces
auteur
Pierre Michaud
article
IEEE International Symposium on Performance Analysis of Systems and Software, Apr 2009, Boston, United States. 2009
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https://hal.inria.fr/hal-00780914/file/atc_final.pdf BibTex
titre
A stack-based internal representation for GCC
auteur
Gabriele Svelto, Andrea Ornstein, Erven Rohou
article
First International Workshop on GCC Research Opportunities, Jan 2009, Paphos, Cyprus. 2009
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https://hal.inria.fr/hal-00781561/file/04-StackIR-Rohou.pdf BibTex

Poster communications

titre
Towards the petaflop for Lattice QCD simulations the PetaQCD project
auteur
Jean-Christian Anglès d’Auriac, D. Barthou, D. Becirevic, R. Bilhaut, François Bodin, P. Boucaud, O. Brand-Foissac, J. Carbonell, Christine Eisenbeis, P. Gallard, G. Grosdidier, P. Guichon, P.F. Honore, G. Le Meur, P. Pene, L. Rilling, P. Roudeau, André Seznec, A. Stocchi, F. Touze
article
J. Gruntorad ; M. Lokajicek. 17th International Conference on Computing in High Energy and Nuclear Physics (CHEP’09), Mar 2009, Prague, Czech Republic. IOP Publishing, 219, pp.052021, 2010, <10.1088/1742-6596/219/5/052021>
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Reports

titre
Decoupled Zero-Compressed Memory
auteur
Julien Dusser, André Seznec
article
[Research Report] RR-7073, INRIA. 2009
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https://hal.inria.fr/inria-00426765/file/DZC_Memory.RR.pdf BibTex
titre
Managing SMT Resource Usage through Speculative Instruction Window Weighting
auteur
Hans Vandierendonck, André Seznec
article
[Research Report] RR-7103, INRIA. 2009, pp.22
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https://hal.inria.fr/inria-00433081/file/RR-7103.pdf BibTex
titre
Combining Processor Virtualization and Component-Based Engineering in C for Heterogeneous Many-Core Platforms
auteur
Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero
article
[Research Report] PI 1933, 2009, pp.10
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https://hal.inria.fr/inria-00401773/file/PI-1933.pdf BibTex
titre
Combining Processor Virtualization and Component-Based Engineering in C for Heterogeneous Many-Core Platforms
auteur
Erven Rohou, Andrea Carlo Ornstein, Ali Erdem Özcan, Marco Cornero
article
[Research Report] RR-6933, INRIA. 2009, pp.17
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https://hal.inria.fr/inria-00397823/file/RR-6933.pdf BibTex
titre
Using Bypass to Tighten WCET Estimates for Multi-Core Processors with Shared Instruction Caches
auteur
Damien Hardy, Thomas Piquet, Isabelle Puaut
article
[Research Report] RR-6907, INRIA. 2009
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https://hal.inria.fr/inria-00380298/file/RR-6907.pdf BibTex
titre
Towards Phase Change Memory as a Secure Main Memory
auteur
André Seznec
article
[Research Report] RR-7088, INRIA. 2009, pp.13
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https://hal.inria.fr/inria-00430010/file/PCMsecur-new.pdf BibTex
titre
Proposition for a sequential accelerator in future general-purpose manycore processors
auteur
Pierre Michaud, Yiannakis Sazeides, André Seznec
article
[Research Report] RR-7106, INRIA. 2009
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https://hal.inria.fr/inria-00433234/file/RR-7106.pdf BibTex

Theses

titre
Vers un partitionnement automatique d’applications en codelets spéculatifs pour les systèmes hétérogènes à mémoires distribuées
auteur
Eric Petit
article
Réseaux et télécommunications [cs.NI]. Université Rennes 1, 2009. Français
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https://tel.archives-ouvertes.fr/tel-00445512/file/these.pdf BibTex

2008

Journal articles

titre
Line-by-line spectroscopic simulations on graphics processing units
auteur
Sylvain Collange, Marc Daumas, David Defour
article
Computer Physics Communications, Elsevier, 2008, 178 (2), pp.135-143. <10.1016/j.cpc.2007.08.013>
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https://hal-lirmm.ccsd.cnrs.fr/lirmm-01206361/file/CoDaDe_CPC08.pdf BibTex

Conference papers

titre
Combining Processor Virtualization and Split Compilation for Heterogeneous Multicore Embedded Systems
auteur
Erven Rohou
article
Emerging Uses and Paradigms for Dynamic Binary Translation, Oct 2008, Dagstuhl, Germany. 2009, Dagstuhl Seminar Proceedings. <http://drops.dagstuhl.de/opus/volltexte/2009/1887>
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2007

Conference papers

titre
Split Compilation: an Application to Just-in-Time Vectorization
auteur
Piotr Lesnicki, Albert Cohen, Marco Cornero, Grigori Fursin, Andrea Ornstein, Erven Rohou
article
Workshop on GCC for Research in Embedded and Parallel Systems (GREPS), 2007, Brasov, Romania. 2007
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