CAIRN Seminars Archives for 2014-2015

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CST: Variability and Timing Error Aware Architectures for Ultra-Low Power Reconfigurable Datapaths

Wednesday, 22nd July 2015, 14h00-15h30, Lannion room 309N

Rengarajan Ragavan – CAIRN-IRISA

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CST: Calculer avec des erreurs

Tuesday, 21st July 2015, 10h00-11h30, Rennes room Aurginy and Lannion room 309N

Gaël Deest – CAIRN-IRISA

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When Boole meets Shannon: or computing and communicating using faulty logic gates

Monday, 20th July 2015, 11h00-12h00, Lannion room 309N

Emanuel Popovici – University College Cork, Ireland

Abstract: This talk will focus on some recent advances in the context of iRISC project(www.i-risc.eu) which aims at reliable computing and communication using faulty underlying hardware components. Our approach is to embed various codecs(encoder/decoders) within the fabric of a Boolean network with a view of drastically enhancing its reliability. A number of issues, and early results will be reviewed including reliability estimation, enhancing reliability of linear vs. non-linear circuits through simple network transforms, decoding using faulty gates, etc. We will also introduce a unified framework for automated synthesis of reliable circuits.

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Sensing the invisible: some applications of low power embedded systems vision

Wednesday, 15th July 2015, 14h00-15h00, Lannion room 309N

Emanuel Popovici – University College Cork, Ireland

Abstract: Recent years have witnessed tremendous advances and applications in the space of low power wireless sensors. This was enabled by a myriad of efficient computing and communication platforms which allow the sensors to be smart and long lasting. New computing and communications paradigms are unveiled and steadily deployed within the Internet of Things framework. These include collaborative signal processing, sensor fusion, energy aware computing and communication. In this presentation we will describe a number of off the shelf platforms and applications which use at core the vision based sensing. Some applications which use both visible and fast emerging invisible sensing will also be presented.

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An Overview of the Design of Approximate Discrete Transforms

Monday, 6th July 2015, 15h00-16h00, Rennes room Aix + Lannion room 309N

Renato J Cintra – Universidade Federal de Pernambuco, Recife, Brazil andUniversity of Calgary, Canada

Abstract: An overview of the methods for the design of DCT approximation is presented. Particular emphasis is given to matrices based on a parametrization of the Feig-Winograd factorization of 8-point DCT is proposed. Such parametrization induces a matrix subspace, which unifies a number of existing methods for DCT approximation. By solving a comprehensive multicriteria optimization problem, we identified several new DCT approximations. Obtained solutions were sought to possess the following properties: (i) low multiplierless computational complexity, (ii) orthogonality or near orthogonality, (iii) low complexity invertibility, and (iv) close proximity and performance to the exact DCT. Proposed approximations were submitted to assessment in terms of proximity to the DCT, coding performance, and suitability for image compression. Considering Pareto efficiency, particular new proposed approximations could outperform various existing methods archived in literature.

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CST: Hardware synthesis of a exible and recongurable radio from a high level language dedicated to physical radio layer

Thursday, 25th June 2015, 10h30-12h00, Lannion room 309N

Mai Than Tran – CAIRN-GRANIT-IRISA

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Implémentation optimale de filtres linéaires en arithmétique virgule fixe

Monday, 1st June 2015, 11h00-12h00 Rennes room direction-Inria + Lannion room 309N

Benoit Lopez – LIP6-PEQUAN

Abstract: De nombreux systèmes embarqués implémentent des applications de traitement du signal, notamment lors de communications. Certains de ces traitements sont effectués par des filtres linéaires, qu’il est donc nécessaire de mettre en oeuvre numériquement sur ces cibles. Les systèmes embarqués sont sujets à diverses contraintes qu’il faut optimiser tout en conservant des systèmes fiables en terme de performance et de précision.
L’arithmétique virgule fixe est généralement préférée à l’arithmétique flottante pour des systèmes embarqués de traitement du signal, entre autres car elle est moins coûteuse, disponibles dans tous les systèmes, permet d’utiliser des largeurs arbitraires sur des cibles matérielles et est généralement suffisante en terme de précision pour les applications de traitement du signal.
Le calcul en virgule fixe nécessite d’aligner les positions des virgules pour ainsi rendre cohérent des calculs à base de nombres entiers. Cela implique des quantifications et l’enjeu est donc de minimiser la répercussion de ces arrondis sur le résultat final, en proposant une garantie sur l’erreur sur la sortie.
Une méthodologie a été proposée durant cette thèse qui, à partir d’un algorithme de filtre linéaire, utilise une méthode analytique pour implémenter cet algorithme en virgule fixe et générer du code. Cette méthodologie considère à la fois les implémentations logicielles, et les implémentations matérielles qui impliquent la résolution d’un problème d’optimisation. Un outil, nommé FiPoGen, a été développé pour mettre en oeuvre les méthodes proposées et fournir automatiquement un code virgule fixe implémentant un filtre donné avec garantie sur l’erreur sur la sortie.

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Conception de systèmes sur puce bio-inspirés pour les systèmes embarqués et incarnés

Wednesday, 6th May 2015, 14h30 – 15h30, Lannion room 309N

Benoit Miramond – ETIS UMR 8051 CNRS / ENSEA / UCP

Abstract: Je suivrai dans cette présentation une approche adaptée du calcul incarné, en référence à la théorie de l’Embodiment énoncée dans le domaine des sciences cognitives pour concevoir un contrôleur embarqué intelligent dont les éléments s’auto-organisent de manière adaptative face aux variations de l’environnement perçu par ses capteurs. Le processus adaptatif matériel suit une approche développementale et l’apprentissage qui en est responsable est assuré par un réseau de neurones inspiré des cartes auto-organisées dynamiques. L’un des enjeux commun à la conception de calculateurs parallèles et de systèmes neuronaux artificiels est alors la scalabilité de leur architecture, notamment lorsque la dimension de l’implémentation matérielle est considérée. Je présenterai les étapes de conception suivies depuis plusieurs années et nécessaires à l’obtention d’un tel calculateur neuronal.

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Architectures multiprocesseurs et reconfigurables pour les applications temps réel

Friday, 24th April 2015, 14h00-15h00, Lannion room 309N

Fabrice Muller – LEAT, Université de Nice Sophia Antipolis

Abstract: présentation des principales activités de recherche et démonstration de l’outil FoRTReSS.

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Kalray MPPA: L’architecture d’un processeur massivement multicoeur

Friday, 3rd April 2015, 11h00 – 12h00, Lannion room 309N + Rennes room Aurigny

Baptiste Roux – CAIRN-IRISA

Abstract: Dans le cadre de ma thèse, les performances de cible massivement multicœur sont étudiées pour des applications de radio logicielle. J’effectue actuellement mes premiers essais sur l’architecture MPPA de Kalray. Ce séminaire a pour objectif de pour vous présenter les caractéristiques du processeur MPPA qui comprend 256 cœurs VLIW organisés en cluster de 16 cœurs communiquant via un réseau sur puce. Je vous présenterai également les modèles de programmation proposés par Kalray pour exploiter cette architecture innovante, ainsi que leurs incidences sur l’exécution de l’application.

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Optical interconnect in future many core architectures

Thursday, 19th March 2015, 16h30-17h30, Lannion room 309N

Sébastien Le Beux – Institut des Nanotechnologies de Lyon (INL)

Abstract: The shift to very high performance distributed many core architectures as mainstream computing devices is the recognized route to address, in particular, power issues by reducing individual processor frequency while retaining the same overall computing power. However, the move to such architectures requires organized high-speed communication between processors and therefore has an impact on the interconnect structure. It relies upon the existence of an extremely fast and flexible interconnect architecture, to such a point that the management of communication between processors will become key to successful development. Optical interconnects and optical network on chip (ONoC) architectures are emerging as potential contenders to solve congestion and latency issues in future computing architectures. In this talk, I will firstly present the constituent elements of a basic integrated optical interconnect link and associated technology and design issues. I will then describe implementations of ONoCs exploiting wavelength routing to achieve specific network connectivity requirements. These implementations demonstrate very different scalability and power efficiency ability depending on three key design factors: a) the network topology, b) the considered layout and c) the injection losses induced by the fabrication process. Comparison results allow identifying the most appropriate ONoC according, for instance, to the number of cores and the chip die size.

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CST: Embedded Reconfigurable Hardware Accelerators with Efficient Dynamic Reconfiguration

Thursday, 19th March 2015, 14h00-15h30, Lannion room 309N

Christophe Huriaux – CAIRN-IRISA

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Optical interconnection: The system level challenge

Monday, 16th March 2015, 15h15-16h15, Lannion room 309N

Martha Sepulveda – INRIA

Abstract: Current electronic applications promote the ongoing quest by semiconductor industry to integrate more functionality into smaller devices, to increase performance and to reduce power and costs. Three-dimension MPSoCs (3D-MPSoCs) have been proposed as a promising platform choice to overcome the new challenging application requirements. 3D-MPSoC integrates vertically multiple programmable processor cores, specialized memories and other intellectual property (IP) components into different dies stacked on a single chip. 3D-MPSoCs are foreseen as communication-centric systems.
Communication structure (CS) is the heart of the 3D-MPSoC. It has a significant impact on the overall system performance. Electrical communication is reaching its limits in terms of performance. As an alternative, on-chip optical technology promises high performance interconnections to solve the bottleneck. To find the optical configuration that meets the application requirements demands a design space exploration.
From the system designer point of view, optical communication offers new opportunities and challenges. In this talk I will address such issues. I will present the tasks of the system designer when integrating optical communication on chip.

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PhD Defense: Definition and evaluation of spatio-temporal scheduling strategies for 3D multi-core heterogeneous architectures

Tuesday, 10th March 2015, , Lannion room 020G

Quang Hai Khuat — IRISA-CAIRN

Abstract: Stacking a multiprocessor (MPSoC) layer and a FPGA layer to form a 3D Reconfigurable System-on-Chip (3DRSoC) is a promising solution giving a high flexibility level in adapting the architecture to the targeted application. For an application defined as a graph of parallel tasks running on this kind of system, one of the main challenges comes from the high-level management of tasks that is generally done by the scheduling service of the Operating System. Compare with the planar system, the scheduling problem on such 3D platforms is more complex due to the need to define, on the fly, what task should be run in software and/or hardware, when (temporal dimension) and where (spatial dimension, i.e. on what processor or what area of the FPGA) in order to exploit all the advantages of the 3rd dimension, thus achieve high performance of the system.

In this thesis, we propose online spatio-temporal scheduling strategies for 3DRSoCs. The first strategy decides, during the task scheduling, the need for a software and a hardware task to communicate in face-to-face so that the communication cost between tasks is minimized. The second strategy aims at minimizing the overall execution time of the application. It exploits the presence of processors in the MPSoC layer in order to anticipate, at run-time, the software execution of a task when its hardware version cannot be allocated to the FPGA. Then, a graphical simulation tool is developed to verify the proper functioning of the developed strategies and also enable us to produce results.

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Flexible Radio: Hardware Synthesis of Reconfigurable Radios from High-Level Synthesis

Wednesday, 28th January 2015, 14h00 – 15h00, Lannion room 309N

Tran Mai Thanh – CAIRN IRISA

Abstract: Nowadays, the rapid development of wireless communications leads to the appearance of many different standards. Thus, radio devices must be able to support many waveforms and adapt to various environments. However, developing such flexible devices is still a challenging task. In this work, FPGA-based platform is targeted to implement a flexible radio because of its high performance and high flexibility capabilities. Dynamic partial reconfiguration is used to increase the flexibility and high level synthesis is used to improve the programmability. In this presentation, I will introduce my preliminary works towards this objective.

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5G : révolution ?

Friday, 23rd January 2015, 10h30 – 11h30, Lannion room 309N

Taofik Saïdi – Alcatel Lucent

Abstract: La technologie 5G est présentée comme étant la prochaine technologie sans fil, succédant au LTE-Advanced. Une standardisation 3gpp est programmée à l’horizon 2018-2020 avec un déploiement opérationnel en 2020. Depuis un an, la 5G fait le buzz avec de nombreux projets initiés de par le monde. Au-delà de l’accroissement de la capacité du réseau inhérent à l’évolution des télécoms, la 5G constitue-t-elle à ce jour une révolution ? Cette présentation décrira les éléments clés identifiés à ce jour caractérisant un réseau 5G ainsi que la vision Alcatel-Lucent actuelle.

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Non-intrusive Load Monitoring: an important problem for Smart Building Automation

Tuesday, 16th December 2014, 11h00 – 12h00, Lannion room 309N

Xuan-Chien Le – IRISA-CAIRN

Abstract:Natural resource nowadays is the motivation for many researches on energy management in building and home, in which Smart Building Automation (SBA) has the main impact on energy saving problem. In SBA, the principle problem is how to reduce the energy consumption inside a house or a building. The use modality of energy comes from the subsystems such as lighting system, office equipment, heating, ventilation and air conditioning system, which should be concentrated in the energy reduction effort. To form a smart system, the human intervention must be restricted, the automation system must automatically adapt to the environment change. Therefore, monitoring and identifying the operating loads play an important role in SBA. An intrusive solution is to monitor each individual device by a power meter or a sensor which can detect the variation of environment condition and imply the operation state of device. This approach is simple and accurate, however, the cost for deployment is very high. Hence, Non-Intrusive Load Monitoring (NILM) is more effective. A NILM system needs only one power meter installed on the main power line and measures the aggregate power usage of all devices in the monitored zone. By detecting and identifying the events happening on the power draw, the operation state of each device can be determined. This is also a target of my thesis. Firstly, we use the average power demand as a feature for device identification. The L1-norm minimization based algorithm is then applied to determine which devices are operating and which ones are turned off. Besides, to improve the performance as well as to reduce the complexity of computation, some special sensors are installed for environment monitoring such as light intensity, sound, etc. These sensors can give some additional information about the operation states of a group of devices.

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PhD Defense: Automatic Synthesis of Hardware Accelerators from High-Level Specifications of Physical Layers for Flexible Radio

Wednesday, 10th December 2014, 10h15-12h30, Lannion room 020G

Ganda Stéphane Ouedraogo — IRISA-CAIRN

Abstract: The Internet of Things (IoT) aims at connecting billions of communicating devices through an internet-like network. To this aim, the access to these things is expected to be performed via wireless technologies without using any predefined infrastructures or standards. This technology requires defining and implementing smart nodes capable to adapt to different radio communication protocols.
In this thesis, we have defined a design methodology/flow, for such smart nodes, starting from their high-level specification down to their implementation in FPGA fabrics. This flow aims at improving the programmability of the waveforms by leveraging some high-level specifications. Thus, it relies on the High-Level Synthesis (HLS) for rapid prototyping of the waveforms functional blocks as well as the dataflow model of computation. Its entry point is Domain-Specific Language which enables modeling a waveform while inserting some implementation constraints for reconfigurable architectures such as the FPGAs. The flow is featured with a compiler which purpose is to produce some synthesis scripts and generate some RTL source code. The final waveform consists of a datapath and a control unit implemented as a Hierarchical Finite State Machine (HFSM).

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PhD Defense: Gestion dynamique du parallélisme dans les architectures multicœurs pour applications mobiles

Monday, 8th December 2014, Saclay

Matthieu Texier — CEA-IRISA-CAIRN

Abstract: Le nombre de smartphones vendus a récemment dépassé celui des ordinateurs. Ces appareils tendent à regrouper de plus en plus de fonctions, ceci grâce à des applications de plus en plus variées telles que la vidéo conférence, la réalité augmentée, ou encore les jeux vidéo. Le support de ces applications est assuré par des ressources de calculs hétérogènes qui sont spécifiques aux différents types de traitements et qui respectent les performances requises et les contraintes de consommation du système. Les applications multimédia sont par exemple accélérées par des composants permettant un encodage et un décodage vidéo de manière matérielle. De même, les applications graphiques, telles que les jeux vidéo, sont accélérées par un processeur graphique. Cependant les applications deviennent de plus en plus complexes. Une application de réalité augmentée va par exemple nécessiter du traitement d’image, du rendu graphique et un traitement des informations à afficher. Cette complexité induit souvent une variation de la charge de travail qui impacte les performances et donc les besoins en puissance de calcul de l’application. Ainsi, la parallélisation de l’application, généralement prévue pour une certaine charge, devient inappropriée. Ceci induit un gaspillage des ressources de calcul qui pourraient être exploitées par d’autres applications ou par d’autres étages de l’application. L’objectif ici est donc d’optimiser l’utilisation des ressources de calcul à disposition.
Un pipeline de rendu graphique a été choisi comme cas d’utilisation car c’est une application dynamique et ce type d’application est de plus en plus répandu dans les appareils mobiles. Cette application a été implémentée et parallélisée sur un simulateur d’architecture multicoeur. Un profilage a confirmé l’aspect dynamique, le temps de calcul de chaque donnée ainsi que le nombre d’objets à calculer variant de manière significative dans le temps. De plus, le profilage a montré que la meilleure répartition du parallélisme évolue en fonction de la scène rendue; ce qui a validé le besoin d’une adaptation dynamique du parallélisme de l’application. Les constatations précédentes nous ont amenés à définir un système permettant d’adapter, au fil de l’exécution, le parallélisme d’une application en fonction d’une prédiction faite de ses besoins. Le choix d’un nouveau parallélisme nécessite de connaître les besoins en puissance de calcul des différents étages, ce qui peut être le cas en surveillant les transferts de données entre les étages de l’application. Enfin, l’adaptation du parallélisme implique une nouvelle répartition des tâches en fonction des besoins des différents étages, ce qui requiert un contrôleur central ayant une vue globale de l’application. Le système a été implémenté dans un simulateur précis au niveau TTLM (Timed TLM) afin d’estimer les gains de performances permis par l’adaptation dynamique. Une architecture permettant l’accélération de différents types d’applications, qu’elles soient généralistes ou graphiques, a été définie et comparée à d’autres architectures multicoeurs. Le coût matériel de cette architecture a de plus été quantifié. Les performances de l’architecture ont été évaluées. Ainsi, pour un support matériel dont la complexité est inférieure à 1,5 % du design complet, on démontre des gains de performance allant jusqu’à 20 % par rapport à certains déploiements statiques, ainsi que la capacité à gérer dynamiquement un nombre de ressources de calcul variable.

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SAV Séminaire Au Vert CAIRN

Thursday 27th and Friday 28th of November 2014

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Une petite histoire de l’arithmétique virgule flottante

Tuesday, 4th November 2014, 9h00 – 10h00, Lannion room 309N & Rennes room Aix

Jean-Michel Muller – CNRS-LIP-ENS Lyon-University Lyon
Abstract: Cet exposé proposera un aperçu de quelques aspects historiques relatifs à l’évolution de la représentation flottante pour approcher les réels, les premières machines et leurs unités de calcul, ainsi que les principales propriétés à la base de la norme flottante actuelle.

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PhD Defense: Étude théorique et implantation matérielle d’unités de calcul en représentation modulaire des nombres pour la cryptographie sur courbes elliptiques

Monday, 3rd November 2014, 10h00-12h30, Lannion room 020G

Karim Bigou – INRIA-IRISA-CAIRN

Abstract: Ces travaux de thèse portent sur l’accélération de calculs de la cryptographie sur courbes elliptiques (ECC) grâce à une représentation peu habituelle des nombres, appelée représentation modulaire des nombres (ou RNS pour residue number system). Après un état de l’art de l’utilisation du RNS en cryptographie, plusieurs nouveaux algorithmes RNS, plus rapides que ceux de l’état de l’art, sont présentés. Premièrement, nous avons proposé un nouvel algorithme d’inversion modulaire en RNS. Les performances de notre algorithme ont été validées via une implantation FPGA, résultant en une inversion modulaire 5 à 12 fois plus rapide que l’état de l’art, pour les paramètres cryptographiques testés. Deuxièmement, un algorithme de multiplication modulaire RNS a été proposé. Cet algorithme décompose les valeurs en entrée et les calculs, afin de pouvoir réutiliser certaines parties lorsque c’est possible, par exemple lors du calcul d’un carré. Il permet de réduire de près de 25% le nombre de pré-calculs à stocker et jusqu’à 10% le nombre de multiplications élémentaires pour certaines applications cryptographiques (p. ex. le logarithme discret). Un algorithme d’exponentiation reprenant les mêmes idées est aussi présenté, réduisant le nombre de multiplications élémentaires de 15 à 22 %, contre un surcoût en pré-calculs à stocker. Troisièmement, un autre algorithme de multiplication modulaire RNS est proposé, ne nécessitant qu’une seule base RNS au lieu de 2 pour l’état de l’art, et utilisable uniquement dans le cadre ECC. Cet algorithme permet, pour certains corps bien spécifiques, de diviser par 2 le nombre de multiplications élémentaires et par 4 les pré-calculs à stocker. Les premiers résultats FPGA donnent des implantations de notre algorithme jusqu’à 2 fois plus petites que celles de l’algorithme de l’état de l’art, pour un surcoût en temps d’au plus 10 %. Finalement, une méthode permettant des tests de divisibilités multiples rapides est proposée, pouvant être utilisée en matériel pour un recodage de scalaire, accélérant certains calculs pour ECC.

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Modélisation de la puissance circuit du décodage et application à la réduction de la consommation

Thursday, 16th October 2014, 14h00-15h00, Lannion room 309N

Haïfa Farès – ENSSAT-IRISA-CAIRN

Abstract: Depuis les travaux pionniers de Shannon, la théorie de l’information s’intéresse à la détermination des performances limites des communications sur une large gamme de canaux. Ces limites théoriques fournissent des indications utiles sur la conception des systèmes de transmission. Un des résultats fondamentaux qui découle de ces études prouve qu’il est possible, sous certaines conditions sur le débit, d’assurer des transmissions arbitrairement fiables, c’est-à-dire atteignant des taux d’erreurs aussi faibles que souhaité, avec une puissance de transmission finie. Cependant, ce constat suppose une puissance circuit, c’est-à-dire puissance consommée par les traitements autres que la transmission, négligeable par rapport à la puissance de transmission. Toutefois, pour certaines applications et dans divers systèmes, cette hypothèse s’avère fausse. En effet, afin d’approcher les performances limites établies par la théorie de l’information, le développement de techniques de communication (encodage, modulation, égalisation, décodage, etc.) de plus en plus sophistiquées entraine une complexité de traitement plus importante et par la suite une consommation en puissance circuit qu’il n’est pas toujours possible de négliger devant celle due à la transmission. Il est donc nécessaire de reconsidérer le problème classique de communication fiable en rajoutant une contrainte supplémentaire sur la puissance circuit. Dans cette présentation, nous supposons que la puissance circuit se rapporte principalement à la puissance consommée par le décodeur. A partir des travaux plus récents menés par Grover et al. dans le but d’établir des limites fondamentales sur la puissance circuit requise pour décoder l’information en réception à un taux d’erreur cible fixé, nous avons pu déterminer une stratégie de transmission optimale en vue de réduire la puissance totale dans un contexte conforme aux études de GREENCoMM. Cette stratégie optimale en termes de puissance de transmission optimale se traduit par conséquent en termes une puissance circuit optimale ou également en termes de rendement de code optimal.

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PhD Defense: Système de transmission radiofréquence pour réseaux de capteurs autonomes en énergie

Monday, 13rd October 2014, 10h30-13h00, Grenoble CEA LETI

Amine Didioui – CEA-IRISA-CAIRN

Abstract: Les progrès technologiques accomplis durant ces dernières décennies dans les domaines des microsystèmes et des radiocommunications nous permettent de réaliser des composants communicants miniaturisés à faible coût afin de constituer des réseaux de capteurs sans fil. Typiquement, chacun de ces composants intègre une ou plusieurs unités de mesures (capteur), une unité de traitement de données, une unité de communication radio et une batterie. De ce fait, un nouveau domaine de recherche s’est créé pour étudier le déploiement de ces réseaux afin d’offrir des solutions de surveillance et de contrôle à distance, notamment dans des environnements complexes ou inaccessibles. Les domaines d’application de ces capteurs sont très variés, allant de la domotique au militaire en passant par le médical et les infrastructures civiles. Souvent, ces applications impliquent des contraintes sévères en terme d’autonomie qui idéalement devrait atteindre plusieurs dizaines d’années. Pour atteindre cet objectif, il est à la fois nécessaire de réduire la consommation énergétique du nœud capteur et de trouver d’autres solutions d’alimentation en énergie pour le nœud. Pour adresser ce deuxième point, la récupération d’énergie à partir de l’environnement (solaire, vibratoire, thermique, etc.) semble représenter une solution idéale pour alimenter un noeud capteur, bien que celui-ci doive s’adapter aux faibles quantités d’énergie récupérées par ces systèmes, ainsi qu’à leurs variations et intermittences. Ces travaux de thèse s’intéressent donc à la problématique de la simulation et de la réduction de la consommation des nœuds de capteurs sans-fil et autonomes en énergie. Dans un premier temps, nous avons développé la plateforme HarvWSNet, un environnement de co-simulation alliant le simulateur de réseaux WSNet et Matlab permettant ainsi la modélisation précise et la simulation hétérogène des protocoles de communication (typiquement à évènements discrets) et des systèmes de récupération d’énergie (qui possèdent typiquement un comportement à temps continu). Nous avons démontré que cette plateforme permet de réaliser très rapidement des études de pré-prototypage de scénarios applicatifs de déploiement et ainsi réduire le temps de conception de ces nouvelles technologies. Grâce à la modélisation précise des éléments du système de récupération d’énergie (batterie, supercapacité, etc.) permise par cette plateforme, nous avons étudié et évalué la durée de vie de déploiements à large échelle de réseaux de capteurs alimentés par des systèmes de récupération d’énergie (solaire et éolien). La deuxième contribution de cette thèse concerne l’étude et l’implémentation de stratégies de reconfiguration dans l’interface de communication radio, qui est souvent la principale source de consommation d’énergie d’un capteur, afin de permettre au nœud et/ou au réseau de minimiser sa consommation lorsque le bilan de liaison RF est favorable. A cette fin, nous avons proposé une approche originale grâce au développement d’un simulateur de réseau dédié, EnvAdapt (basé sur WSNet). Dans cette nouvelle plateforme, des modèles de consommation des différents blocs du transceiver radio et des algorithmes de reconfiguration ont été implémentés afin d’étudier l’impact de la reconfiguration des performances de la radio sur la qualité de service et l’autonomie d’un réseau de capteurs.

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Towards Scalable Source-Level Accuracy Analysis for Floating-point to Fixed-point Conversion

Friday, 10th October 2014, 9h00-10h00, Rennes room Corsica + Lannion room 309N

Gaël Deest – IRISA-CAIRN

Abstract: In embedded systems, many numerical algorithms are implemented with fixed-point arithmetic to meet area cost and power constraints. Fixed-point encoding decisions can significantly affect cost and performance. To evaluate their impact on accuracy, designers resort to simulations. Their high running-time prevents thorough exploration of the design space. To address this problem, analytical modeling techniques have been proposed, but their applicability is limited by scalability issues. In this paper, we extend these techniques to a larger class of programs. We use polyhedral methods to extract a more compact, graph-based representation of the program. We validate our approach with a several image and signal processing algorithms.

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PhD Defense: Évaluation analytique de la précision des systèmes en virgule fixe pour des applications de communication numérique

Tuesday, 7th October 2014, 10h30-12h30, Lannion room 020G

Aymen Chakhari – IRISA-CAIRN

Abstract: Par rapport à l’arithmétique virgule flottante, l’arithmétique virgule fixe se révèle plus avantageuse en termes de contraintes de coût et de consommation, cependant la conversion en arithmétique virgule fixe d’un algorithme spécifié initialement en virgule flottante se révèle être une tâche fastidieuse. Au sein de ce processus de conversion, l’une des étapes majeures concerne l’évaluation de la précision de la spécification en virgule fixe. En effet, le changement du format des données de l’application s’effectue en éliminant des bits ce qui conduit à la génération de bruits de quantification qui se propagent au sein du système et dégradent la précision des calculs en sortie de l’application. Par conséquent, cette perte de précision de calcul doit être maitrisée et évaluée afin de garantir l’intégrité de l’algorithme et répondre aux spécifications initiales de l’application. Le travail mené dans le cadre de cette thèse se concentre sur des approches basées sur l’évaluation de la précision à travers des modèles analytiques (par opposition à l’approche par simulations).
Ce travail traite en premier lieu de la recherche de modèles analytiques pour évaluer la précision des opérateurs non lisses de décision ainsi que la cascade d’opérateurs de décision. Par conséquent, la caractérisation de la propagation des erreurs de quantification dans la cascade d’opérateurs de décision est le fondement des modèles analytiques proposés. Ces modèles sont appliqués à la problématique de l’évaluation de la précision de l’algorithme de décodage sphérique SSFE (Selective Spanning with Fast Enumeration) utilisé pour les systèmes de transmission de type MIMO (Multiple-Input Multiple-Output). Dans une seconde étape, l’évaluation de la précision des structures itératives d’opérateurs de décision a fait l’objet d’intérêt. Une caractérisation des erreurs de quantification engendrées par l’utilisation de l’arithmétique en virgule fixe est menée afin de proposer des modèles analytiques basés sur l’estimation d’une borne supérieure de la probabilité d’erreur de décision ce qui permet de réduire les temps d’évaluation. Ces modèles sont ensuite appliqués à la problématique de l’évaluation de la spécification virgule fixe de l’égaliseur à retour de décision DFE (Decision Feedback Equalizer).
Le second aspect du travail concerne l’optimisation des largeurs de données en virgule fixe. Ce processus d’optimisation est basé sur la minimisation de la probabilité d’erreur de décision dans le cadre d’une implémentation sur un FPGA (Field-Programmable Gate Array) de l’algorithme DFE complexe sous contrainte d’une précision donnée. Par conséquent, pour chaque spécification en virgule fixe, la précision est évaluée à travers les modèles analytiques proposés. L’estimation de la consommation des ressources et de la puissance sur le FPGA est ensuite obtenue à l’aide des outils de Xilinx pour faire un choix adéquat des largeurs des données en visant à un compromis précision/coût.
La dernière phase de ce travail traite de la modélisation en virgule fixe des algorithmes de décodage itératif reposant sur les concepts de turbo-décodage et de décodage LDPC (Low-Density Parity-Check). L’approche proposée prend en compte la structure spécifique de ces algorithmes ce qui implique que les quantités calculées au sein du décodeur (ainsi que les opérations) soient quantifiées suivant une approche itérative. De plus, la représentation en virgule fixe utilisée (reposant sur le couple dynamique et le nombre de bits total) diffère de la représentation classique qui, elle, utilise le nombre de bits accordé à la partie entière et la partie fractionnaire. Avec une telle représentation, le choix de la dynamique engendre davantage de flexibilité puisque la dynamique n’est plus limitée uniquement à une puissance de deux. Enfin, la réduction de la taille des mémoires par des techniques de saturation et de troncature est proposée de manière à cibler des architectures à faible-complexité.

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Experimental Demonstration of Real-Time Orchestration in a Multi-Head Metro Network

Tuesday, 30th September 2014, 10h30-11h30, Lannion room 309N

Vincent Alaiwan – CAIRN

Abstract: Aujourd’hui, avec l’augmentation considérable des réseaux informatiques, combinée à la non progression suffisante des débits de transmission (1-10 Gbs), il devient nécessaire d’améliorer la stratégie d’architecture réseau (grooming) afin d’en utiliser au mieux les ressources. Le projet SASER v6.4 propose d’implémenter un démonstrateur basé sur la technologie TWIN (switching en longueurs d’onde) pour les réseaux MAN. Les constituants essentiels de ce type de démonstrateur sont des lasers accordables (Sources), des switchs optiques, des récepteurs et une entité de contrôle. Cette dernière assure l’ordonnancement temporel des données afin d’éviter des problèmes de collisions de paquets. Constituée principalement d’un FPGA sous environnement Labview, elle pilote les lasers (allumage-extinction et accord en longueur d’onde), calculs les « scheduling tables » de chaque source-destination et se synchronise avec les générateurs de bursts de données. Nous présenterons les divers résultats obtenus quant à la transmission de paquets de données optiques.

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CST: Energy-efficient cooperative techniques for Wireless Body Area Sensor Networks

Thursday, 11th September, 2014, 14h00-15h30, Lannion room 309N

Viet Hoa Nguyen – CAIRN-IRISA

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U-Play: Unified Networks For Playing With Toys

Friday, 5th September 2014, 14h00-15h00, Lannion room 309N

Fiona Edwards Murphy – University College Cork

Abstract:Toys are introduced to children within hours of being brought into the world and continue to follow them throughout their lives bringing joy and amazement while teaching them important social and problem solving skills. Despite technological advances in toy design there are still significant shortcomings when it comes to interacting with toys particularly for young people with disabilities, including physical disabilities as well as mental disorders.
U-Play presents a platform for interactive toys using ultra low power Wireless Sensor/Actuation Network (WSN) technologies. These technologies are integrated into a number of off-the shelf micro-robots, making them fully autonomous. The WSN interface added improves versatility and accessibility to such toys at a very low cost and low power overhead. This work represents a first step in the development of intelligent interfaces for enhanced interaction with toys for children, especially for those with disabilities.

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