CAIRN Seminars Archives for 2012-2013

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Tuesday, 23th July 2013, 11h00-12h00 (309N Lannion), by Emanuel Popovici, University College Cork:
Title:  Systematic Power Estimation and Optimisation for Deep Submicron Digital ICs
Abstract: Efficient power estimation and optimisation is of crucial importance in any modern digital IC design flow. Yet we still rely (mostly) on heuristics to solve many issues in this field. A more systematic approach is necessary for estimating and optimising the power consumption. The talk will introduce some systematic avenues to estimate and optimise power consumption based on concepts such as Modular Quantitative Analysis, Power Compositionality, multi-objective optimisation(power and delay), near threshold computing, etc for combinational circuits.
Thursday, 18th July 2013, 11h00-12h00 (309N Lannion), by Emanuel Popovici, University College Cork:
Title:  Power Management Techniques for Wireless Sensor Networks: a System Level Perspective
Abstract: During recent years, Wireless Sensor Networks captured the imagination of many researchers with the number of applications(and publications) growing rapidly. Power consumption is (most often) the dominant constraint in designing such systems. This constraint has multi-dimensional implications such as battery type and size, energy harvester design, lifetime of the deployment, security, etc. Energy neutral system implementation is the ultimate goal in wireless sensor networks and represents a hot topic of research. Several recent advances promise significant reduction of the overall sensor network power consumption. These advances include novel sensors and sensor interfaces, low power wireless transceivers, low power processing, etc. Power optimization techniques have to explore a large design search space. In this talk, a number of platforms and system level power management methodologies for Wireless Sensor Networks are introduced which use ultra low power wake-up radio receivers.
Thursday, 18th July 2013, 9h45-10h30 (309N Lannion), by Michele Magno, University College Cork: 
Title:  Energy Harvesting for WSN
Abstract: Energy harvesting technology has the ambitious goal to provide selfsustainable “infinite” lifetime to battery operated devices. This is becoming a significant focus area in Wireless Sensor Network research because of the necessity of bridging the gap between the continuous power consumption of the node and the limited available energy provided by current battery technology. Energy harvesters can exploit a variety of power sources present in the environment, which include solar irradiance, temperature gradients, kinetic, and vibrations. The development of a scavenger that exploits miniaturized transducers performing a highly efficient conversion at a minimum energy cost requires therefore careful attention since the main problem is to automatically find the operating point at which the scavenger provides the maximum output power under varying environmental conditions. This will be describe recent trends in the development of new energy harvesting for distributed sensor network, discuss design, deployments, challenges
Wednesday, 17th July 2013, 15h45-16h30 (309N Lannion), Master defense Fernando Cladera, IRISA-CAIRN:      
Title:  Dynamic Precision Scaling for Low-Power Wireless Receivers Based on OFDM
Abstract: Wireless communications with portable devices are part of our modern life. New services (video, internet) require higher throughput, but a low power consumption should be targeted since those devices are often battery powered. A lot of modern technologies are based in OFDM (802.11 a/g/n, 802.16, LTE).  Those signal treatment algorithms are implemented in fixed-point. During the design of the system, the fixed-point implementation is chosen and it depends on the hypotheses about the system’s working conditions. The main objective of this Master thesis is to develop a fixed-point OFDM receiver, where the fixed-point implementation varies during the external conditions. A simple OFDM receiver has been studied and the influence of the channel’s condition in the size of the operators has been analyzed. Then, some experiments have been carried out in FPGAs (Virtex-5 and Virtex-6) and microprocessors (ARM) to estimate the power consumption of the receiver. Finally, some methods to choose between the implementations during the reception are presented, focusing on the energy consumption savings.
Wednesday, 17th July 2013, 15h00-15h45 (309N Lannion), Master defense Simara Pérez, IRISA-CAIRN:
Title:  Optimizing Computational Precision of Signal Processing Systems
Abstract: The goal of the work is to optimize the hardware implementation of mathematical functions (such as reciprocation, square root, reciprocal
square root). Square root operations are used in many applications, like audio signal processing and 3D graphics algorithms. The main tradeoff when choosing a particular algorithm for implementing an operator is execution speed or resource consumption versus computational accuracy. This work explores the use of the Newton-Raphson iterative technique. The focus is an implementation in fixed-point arithmetic, suitable to be embedded in a large range of signal processing applications. A method is developed to design an architecture optimized for area or latency,  while complying with accuracy constraints.
Wednesday, 17th July 2013, 10h30-11h30 (309N Lannion), by Hanen Klhif, ENIS:   
Title:  Intégration d’une méthodologie d’exploration d’architecture reconfigurable dans le flot d’estimation de la consommation du projet  Open-People
Abstract: Dans le domaine de la conception des systèmes embarqués, comme pour tous domaine technologique, des évolutions importantes sont constatées et attendues à court ou à long terme. Ces évolutions concernent plusieurs critères qui peuvent être liés à la sécurité, la fiabilité, ou encore la gestion de l’énergie. Concernant ce dernier point, il est aujourd’hui admis que ce critère est un enjeu majeur de la conception des systèmes complexes, et à ce titre, ce domaine fait l’objet de nombreuses recherche. Dans le but de réduire la consommation en termes de puissance et d’énergie, plusieurs méthodes de conception ont été développées et notamment des méthodes permettant d’obtenir une estimation au plus tôt de la conception du système. Il s’agit alors de proposer des techniques permettant d’estimer la consommation du système au moment de sa conception plutôt que d’attendre la fin du cycle de conception pour constater la consommation du système. Par ailleurs, les méthodes basées sur l’exploration et la reconfiguration dynamique ont prouvé leurs efficacités face à des applications futures gourmandes en termes de consommation et qui nécessitent un nombre considérable d’unités d’exécutions. L’objectif de ce projet de fin d’étude est de finaliser la conception d’un outil d’exploration d’architecture pour l’implémentation d’applications sur MPSoC reconfigurable. Actuellement, un outil d’exploration a été réalisé, mais il n’est inclus dans aucun flot de conception, l’objectif est donc d’inclure cet outil d’exploration dans le flot d’estimation de la consommation du projet Open-People. Il s’agit donc de réaliser un couplage automatique entre le flot du projet Open-People, basé sur l’environnement Eclipse, et l’outil exécutant l’exploration, basé sur Octave (ou éventuellement Matlab). Cet outil d’exploration a été développé par un doctorant de l’équipe Cairn, Robin Bonamy actuelmement en phase de finalisation de son mémoire. Le flot Open-People est basé sur des descriptions AADL qui doivent donc être traduites en fichier d’entrée pour l’outil d’exploration basé sur Octave. Il s’agit ensuite de générer des graphiques représentant les solutions de l’exploraiton afin d’aider le concepteur dans ses choix de solution. Finalement, il s’agit de générer une nouvelle description AADL comportant la solution retenue par le concepteur. Pour parvenir à manipuler les modèles AADL, nous avons installé les plugins et des outils nécessaires. Par la suite, nous avons modélisé d’une part une application de test et d’autre part une architecture qui dispose d’un aspect de reconfiguration dynamique afin de vérifier le bon fonctionnement de flot d’exploration déjà développé. Enfin, nous concevons une interface graphique pour permet de visualiser les différents solutions d’exploration dans le but d’aider le concepteur à sélectionner les contraintes adéquates.
Friday, 12th July 2013, 10h30 (137C Lannion), PhD defense: Robin Bonamy, CAIRN-IRISA:
Title: Modélisation, Exploration et Estimation de la Consommation pour les Architectures Hétérogènes Reconfigurables Dynamiquement
Abstract:
L’utilisation des accélérateurs reconfigurables, pour la conception de system-on-chip hétérogènes, offre des possibilités intéressantes d’augmentation des performances et de réduction de la consommation d’énergie. En effet, ces accélérateurs sont couramment utilisés en complément d’un (ou de plusieurs) processeur(s) pour permettre de décharger celui-ci (ceux-ci) des calculs intensifs et des traitements de flots de données. Le concept de reconfiguration dynamique, supporté par certains constructeurs de FPGA, permet d’envisager des systèmes beaucoup plus flexibles en offrant notamment la possibilité de séquencer temporellement l’exécution de blocs de calcul sur la même surface de silicium, réduisant alors les besoins en ressources d’exécution. Cependant, la reconfiguration dynamique n’est pas sans impact sur les performances globales du système et il est difficile d’estimer la répercussion des décisions de configuration sur la consommation d’énergie. L’objectif principal de cette thèse consiste à proposer une méthodologie d’exploration permettant d’évaluer l’impact des choix d’implémentation des différentes tâches d’une application sur un system on-chip contenant une ressource reconfigurable dynamiquement, en vue d’optimiser la consommation d’énergie ou le temps d’exécution. Pour cela, nous avons établi des modèles de consommation des composants reconfigurables, en particulier les FPGAs, qui permettent d’aider le concepteur dans son design. À l’aide d’une méthodologie de mesure sur Virtex-5, nous montrons dans un premier temps qu’il est possible de générer des accélérateurs matériels de tailles variées ayant des performances temporelles et énergétiques diverses. Puis, afin de quantifier les coûts d’implémentation de ces accélérateurs, nous construisons trois modèles de consommation de la reconfiguration dynamique partielle. Finalement, à partir des modèles définis et des accélérateurs produits, nous développons un algorithme d’exploration des solutions d’implémentation pour un système complet. En s’appuyant sur une plate-forme demodélisation à haut niveau, celui-ci analyse les coûts d’implémentation des tâches et leur exécution sur les différentes ressources disponibles (processeur ou région configurable). Les solutions offrant les meilleures performances en fonction des contraintes de conception sont retenues pour être exploitées.
Thursday, 11th July 2013, 9h30-10h30 (309N Lannion), by Jean-Marc Robert, LIRMM-DALI, Université Perpignan:  
Title: Algorithmes de multiplication scalaire de points de courbes elliptiques sur corps binaire, Montgomery revisité.
Abstract: La multiplication scalaire de points de courbe elliptique peut s’effectuer à l’aide d’algorithmes de type Double-and-add, qui sont vulnérables aux attaques Simple Power Analysis (SPA), de par la dépendance entre la donnée secrète (le scalaire) et les opérations effectuées par le calculateur. Au niveau des algorithmes, les deux contre mesures classiques principales sont le Double-and-add-always et l’échelle binaire de Montgomery. Ces deux algorithmes sont perfectibles, dans la mesure où s’ils sont robustes face à la SPA, il restent vulnérables à d’autres attaques plus élaborées. Dans notre exposé, après avoir rappelé ces préliminaires, nous présenterons notre travail sur des développements en vue d’améliorer la résistance à ces attaques en revisitant l’échelle binaire de Montgomery : en introduisant le “halving” au lieu du “doubling”, et en introduisant une représentation signée du scalaire en lieu et place de la représentation binaire classique. Nous présenterons des résultats de performances d’implémentation en C, puis nous conclurons sur l’état d’avancement de ces travaux en cours.
Wednesday, 10th July 2013, 10h30-11h30 (309N Lannion), by Didier Demigny et Thanh Tran Mai, CAIRN-IRISA: 
Title: Implantations récursives de filtres à réponses impulsionnelles polynomiales
Abstract: La première partie de l’exposé (DD) montrera sur deux exemples l’intérêt des filtres à réponses impulsionnelles polynomiales du point de vue de la simplicité et de la vitesse des réalisations qu’elles soient soft ou hard.
La seconde partie de l’exposé (TTM) montrera après une étude du dimensionnement une comparaison d’implantations sur FPGA.
Friday, 28th June 2013, 10h45 (salle Michel Métivier), PhD defense: Antoine Morvan, CAIRN-IRISA:
Title:  Synthesis of Pipelined Architectures Using the Polyhedral Model
Abstract:
Due to the advances in semiconductor technologies, embedded hardware is capable of satisfying the performance constraints of increasingly complex applications. This leads to a design cost explosion, thus pushing the hardware designers to use tools working with higher levels of abstractions. High-Level Synthesis tools generate custom hardware accelerators out of C/C++ specifications. They offer significant productivity gains compared to the previous generation of tools that worked at the level of hardware description languages, such as VHDL or Verilog. These higher level specifications have to be reworked in order for the High-Level Synthesis tools to generate efficient hardware accelerators. To ease this task, one solution is to provide a source-to-source transformation toolbox targeting High-Level Synthesis. Specifically, this thesis explores loop transformations in order to improve performance by exposing parallel loops and improving the locality of memory accesses. Using polyhedral representation of loop nests, we propose an approach to improve the applicability of nested loop pipelining by verifying its legality in a more precise way than existing approaches. Moreover, we propose a correction mechanism that statically inserts wait states for enforcing the pipeline legality for cases when the verification fails. The resulting pipeline is implemented using a code generation technique that flattens the loop nests. These contributions have been implemented within the GeCoS source-to-source compilation infrastructure, and applied to a set of benchmarks targeted towards High-Level Synthesis. Results show significant performance improvement at the price of a moderate area overhead.
Wednesday, 19th June 2013, 10h00-11h00 (020G Lannion), by Liam Marnane, University College Cork, Ireland:     
Title: Implementation of a Secure TLS Coprocessor on FPGA
Abstract: In this talk we present a design of a secure implementation of a coprocessor for the TLSv1.2 protocol, on FPGA. The processor was implemented with a secure true random number generator and hardware for signature generation and verification, based on elliptic curve algorithms. Implementations of the AES and SHA256 algorithms are also included in order to provide full hardware acceleration for a specific suite of the TLSv1.2 protocol. The algorithms used for performing the elliptic curve arithmetic were chosen to provide resistance against Simple Power Analysis (SPA) and Differential Power Analysis (DPA) attacks. The design is analysed for area and speed on a Virtex 5 FPGA.
Wednesday, 19th June 2013, 11h00-12h00 (020G Lannion), by Russell Tessier, University of Massachusetts at Amherst, USA:  
Title: High-Performance Hardware Monitors to Protect Network Processors from Data Plane Attacks
Abstract: Hardware monitor subsystems, which can verify the behavior of a router’s packet processing system at runtime, can be used to identify and respond to an ever-changing range of attacks. While hardware monitors have primarily been described in the context of general-purpose computing, this work focuses on important aspects that are relevant to the embedded networking domain. The design and prototype implementation of a high-performance monitor that can track each processor instruction with low memory overhead will be presented.  It is demonstrated that our monitor architecture provides no network slowdown in the absence of an attack and provides the capability to drop attack packets without otherwise affecting regular network traffic when an attack occurs.
Tuesday, 18th June 2013, 9h30 (020G Lannion), PhD defense: Thomas Chabrier, CAIRN-IRISA:
Title: Arithmetic Recodings for ECC Cryptoprocessors with Protections against Side-Channel Attacks
Abstract:
This PhD thesis focuses on the study, the hardware design, the theoretical and practical validation, and eventually the comparison of different arithmetic operators for cryptosystems based on elliptic curves (ECC). Provided solutions must be robust against some side-channel attacks, and efficient at a hardware level (execution speed and area). In the case of ECC, we want to protect the secret key, a large integer, used in the scalar multiplication. Our protection methods use representations of numbers, and behaviour of algorithms to make more difficult some attacks. For instance, we randomly change some representations of manipulated numbers while ensuring that computed values are correct. Redundant representations like signed-digit representation, the double- (DBNS) and multi-base number system (MBNS) have been studied. A proposed method provides an on-the-fly MBNS recoding which operates in parallel to curve-level operations and at very high speed. All recoding techniques have been theoretically validated, simulated extensively in software, and finally implemented in hardware (FPGA and ASIC). A side-channel attack called template attack is also carried out to evaluate the robustness of a cryptosystem using a redundant number representation. Eventually, a study is conducted at the hardware level to provide an ECC cryptosystem with a regular behaviour of computed operations during the scalar multiplication so as to protect against some side-channel attacks.
Monday, 3rd June 2013, 10h30-11h30 (309N Lannion), by Thomas Chabrier and Arnaud Tisserand CAIRN-IRISA:
Title: arithmetic recoding for ECC scalar multiplication
Abstract:  In this seminar, we will introduce context, motivations, basic definitions, basic and advanced methods for fast and secure elliptic curve cryptography (ECC) scalar multiplication using various recoding methods at the arithmetic level: non-adjacant forms (NAF), w-NAF, double-base number systems (DBNS), multi-base number systems (MBNS). This seminar is an open presentation from the CAIRN crypto working group. No specific background is required.
Tuesday, 14th May 2013, 11h-12h (309N Lannion), by Yannick le Moullec, Aalborg University Denmark:
Title:  Selected Research Activities in Hardware/Software Codesign and Reconfigurable Computing
Abstract: This presentation introduces some of the research activities conducted in the Embedded Systems Group, Technology Platforms Section, Department of Electronic Systems, at Aalborg University, Denmark.
The presentation starts with a few words about the speaker and an overview of Aalborg University. Then the following research activities are introduced:
– Hardware/Software Codesign: our work deals with the development of methods for the design of embedded systems composed of both hardware (e.g. FPGAs, dedicated digital circuits) and software (e.g. micro-processor/controller, DSP) computing elements. This part of the presentation focuses on i) an extended version of the affinity metric for hardware/software partitioning so as to take parallelism into account and ii) a metric-based approach for estimating the hardware implementation effort (in terms of time) for an application in relation to the number of linear-independent paths of its algorithms, complemented with a correction function that takes the designers’ experience into account.
– Reconfigurable Computing: firstly, the presentation covers a method that combines temporal partitioning and multiprocessor scheduling for heterogeneous reconfigurable architectures. FPGAs. The method consists of i) the generation of the configurations for the FPGA by means of level-based and clustering-based temporal partitioning, and ii) the scheduling of those configurations as well as of the software tasks, by means of two multiprocessor scheduling algorithms. Secondly, the presentation introduces a project that deals with the exploration of stochastic computing on dedicated hardware (FPGA). In particular, we show how stochastic behavior can be introduced in FPGAs using external noise sources as exemplified by the behavior of an FPGA subject to voltage/frequency scaling and PSU noise.
Tuesday, 7th May 2013, 14h-15h (309N Lannion), by Cédric Killian, Université de Lorraine:
Title:  Réseaux embarqués sur puce reconfigurable dynamiquement et sûrs de fonctionnement
Abstract: Le besoin de performance des systèmes sur puce embarquées augmentant sans cesse pour satisfaire des applications de plus en plus complexes, de nouvelles architectures de traitement et de nouveaux paradigmes de calcul sont apparus. L’intégration au sein d’une même puce électronique de plusieurs dizaines, voire des centaines d’éléments de calcul ou de traitements a donné naissance aux MultiProcessor on Chip (système sur puce multiprocesseurs) (MPSoC) permettant ainsi d’obtenir une puissance de traitement parallèle considérable. Actuellement, les performances de tels systèmes reposent sur le support de communication et d’échange des données entre les blocs de calcul intégrés. La problématique du support de communication devant fournir une bande passante et une adaptabilité élevées, afin de pouvoir bénéficier efficacement de la puissance de calcul parallèle disponible des MPSoC, est donc primordiale. C’est dans ce contexte de ce besoin de flexibilité et de bande passante que sont apparus les Network-on-Chip (réseau embarqué sur puce) (NoC) dont l’objectif est de permettre l’interconnexion d’un grand nombre d’éléments au sein d’une même puce électronique tout en maintenant un compromis entre performances de communication et ressources d’interconnexion. De plus, l’apparition de la technologie FPGA reconfigurable dynamiquement et partiellement a ouvert de nouvelles approches permettant aux MPSoC d’adapter leurs constituants en cours de fonctionnement et de répondre aux besoins croissant d’adaptabilité, de flexibilité et de diversité des ressources des systèmes embarqués. Étant donnée cette évolution de complexité des systèmes électroniques et la diminution de la finesse de gravure, et donc du nombre croissant de transistors au sein d’une même puce, la sensibilité des circuits face aux phénomènes générant des fautes n’a de cesse d’augmenter. Ainsi, dans le but d’obtenir des systèmes sur puces performants et fiables, des techniques de détection, de localisation et de correction d’erreurs doivent être proposées au sein des NoC reconfigurables ou adaptatifs où la principale difficulté réside dans l’identification et la distinction entre des erreurs réelles et des fonctionnements variables ou adaptatifs des éléments constituants ces types de NoC. C’est dans ce contexte que nous proposons de nouveaux mécanismes et solutions architecturales permettant de contrôler le fonctionnement d’un NoC adaptatif supportant les communications d’une structure MPSoC afin de reconnaître et localiser avec précision les éléments défaillants, dans le but de les corriger ou de les isoler pour prévenir les défaillances du système.
Monday, 6th May 2013, 11h-12h (309N Lannion), by Clément Foucher, Polytech’Nice-Sophia Antipolis:    
Title:  Gestion de l’hétérogénéité et de la reconfiguration dynamique dans les plateformes distribuées
Abstract: Dans le cadre de l’augmentation du parallélisme et de l’hétérogénéité des plateformes de calcul, je présenterai la plateforme SPoRE, résultat de mes recherches de thèse. Cette plateforme permet un déploiement automatisé d’applications sur un ensemble de ressources de calcul distribuées sur un réseau. La plateforme permet de fournir plusieurs implémentations, tant logicielles que matérielles, pour chaque noyau de calcul constituant une application. Enfin, la prise en charge de la reconfiguration dynamique partielle, en automatisant le processus de reconfiguration, permet de simplifier l’utilisation du matériel reconfigurable. Je présenterai également mon parcours en général et mon projet d’intégration au sein des équipes de recherche et d’enseignement dans le cadre de la procédure de recrutement.
Friday, 3rd May 2013, 11h-12h (309N Lannion), by Baptiste Vrigneau, Xlim, Université de Poitiers : 
Title: Coopération dans les réseaux de capteurs : utilisation des techniques en boucle fermée
Abstract:  Depuis maintenant 15 ans, les systèmes multi-antennaires sont le sujet de nombreux travaux de recherche. Ils ont, en effet, montré une réelle capacité à augmenter le débit et la robustesse d’une transmission sans fil. Cette diversité spatiale peut être exploitée de plusieurs manières se différenciant par une complexité plus ou moins importante. Deux grandes familles existent : la boucle ouverte où l’émetteur ne connaît pas le canal (R-CSI), un code spatio-temporel par exemple, et la boucle fermée où l’information sur le canal est disponible à l’émission (T-CSI), un précodage linéaire par exemple. Les performances potentielles de la boucle fermée sont intéressantes mais au prix de complexités accrues de calcul et de mise en oeuvre. Les nouvelles normes telles le LTE-A ou 802.11.n ont intégré l’utilisation de matrices de précodage. Le sujet du sémimaire portera sur l’application des techniques en boucle fermée dans un contexte coopératif. Les noeuds d’un réseau de capteurs sont souvent très simples et restent mono-antennaires. Cependant, la coopération de plusieurs éléments permet de créer un système MIMO coopératif. Les techniques développées sont souvent dédiées à des systèmes contrôlant toutes les antennes, et le MIMO coopératif se distingue par des problèmes de synchronisation et d’intégration dans le protocole. La présentation du séminaire montrera que les systèmes en boucle fermée peuvent être efficaces en terme d’économie d’énergie, sans pour autant être la solution universelle en fonction de la complexité et des paramètres du réseau. L’idéal serait d’avoir plusieurs techniques à disposition (AF, DF, multi-saut, ARQ et Turbo-code, coopération en boucle ouverte, en boucle fermée avec quelle résolution de lien retour, choix d’un codage de canal…) et pouvoir sélectionner la meilleure selon certains paramètres : l’environnement, le bruit, la topologie, les informations à transmettre… Les autres points abordés seront la réalisation des systèmes en boucle fermée afin de les appliquer dans un réseau de capteurs (complexité et problème de quantification) puis les outils théoriques appliqués au précodage pouvant participer à la sélection de la meilleure solution.
Tuesday, 30th April 2013, 14h-15h (309N Lannion), by Andrea Castagnetti, CEA LIST: 
Title: Étude de la gestion de l’autonomie en énergie d’objets communicants sans fil
Abstract:  La consommation d’énergie et l’autonomie sont des problématiques de premières importances dans les réseaux de capteurs sans fil. L’ensemble des techniques de gestion de la consommation de puissance (“power management”) est un élément centrale de l’architecture d’un noeud de réseaux de capteurs.
Récemment, la récupération de l’énergie environnementale a été proposée afin de remédier aux problèmes d’autonomie des noeuds de réseaux de capteurs sans fil. L’équilibre énergétique (équilibrer la consommation et la récupération d’énergie) est le nouveau principe sur lequel on se base pour définir des politiques de gestion de la consommation. Dans cet exposé, je présenterai un environnement de simulation et une bibliothèque de modèles pour l’analyse des noeuds d’un réseau de capteurs avec récupération d’énergie, avec une attention particulière pour les politiques de gestion de la consommation.
Monday, 15th April 2013, 11h (309N Lannion), by Adam Quotb, IHU LIRYC:       
Title:  Architectures et systèmes embarqués pour l’analyse temps réel de l’activité biologique
Abstract: L’interaction entre la biologie et l’électronique est une discipline en pleine essor. De nombreux systèmes électroniques tentent de s’interconnecter avec des tissus ou des cellules vivantes afin de décoder l’information biologique. Les travaux présentés portent sur l’élaboration de nouvelles solutions matérielles et logicielles permettant de concevoir de nouveaux outils de traitement ou d’aide au diagnostique médical. Nous illustrerons en premier lieu, la conception de plateformes embarquées d’acquisition et de traitement (ASICs, FPGA et/ou microprocesseur) dédiées à l’analyse du signal provenant de tissus vivants (pancréas et moelle épinière). Enfin, notre discours portera sur la conception de méthodes logicielles d’aide au diagnostique pour l’analyse du signal cardiaque. Nous présenterons l’intérêt de ce type de méthode pour l’ablation par radiofréquence de la fibrillation auriculaire au CHU.
Tuesday, 9th April 2013, 11h (309N Lannion), by Frédéric Fauberteau, CEA:     
Title:  Real-Time Multiprocessor Scheduling: Some Issues about Temporal Safety
Abstract: Many scheduling approaches exist to schedule a set of tasks with hard real-time constraints on a multiprocessor platform. One of the strongest hypothesis made in the hard real-time theory is that the Worst Case Execution Time (WCET) of each task is known. But on the most of architectures, this WCET can be very hard to compute or very pessimistic. Then approaches as sensitivity analysis can be used to provide robustness to the system. Another kind of issue in hard real-time scheduling is relative to the sustainability. It occurs when positive changes in task parameters lead to deadline miss from system which are initially schedulable. Positive change can be shown as a reduction of constraint (e.g. shorter WCET, larger deadline).
Monday, 25th March, 10h45 (Corsica F022 + Lannion) by Santosh Kumar Rethinagiri, Univ. Valenciennes :
Title:  System-Level Power Estimation Methodology for MPSoC based Platforms
Abstract: In this thesis, we propose a tool based on efficient hybrid system-level power estimation methodology for MPSoC. In this methodology, a combination of Functional Level Power Analysis (FLPA) and system-level simulation technique are used to compute the power of the whole system. Basically, the FLPA concept is proposed for processor architecture in order to obtain parametrized arithmetic power models depending on the consumption of the main functional blocks. In this work, FLPA is extended to set up generic power models for the different parts of the platform. In addition, a simulation framework is developed at the transactional level to evaluate accurately the activities used in the related power models. The combination of the above two parts leads to a hybrid power estimation that gives a better trade-off between accuracy and speed. The proposed methodology has several benefits: it considers the power consumption of the embedded system in its entirety and leads to accurate estimates without a costly and complex material. The proposed methodology is also scalable for exploring complex embedded architectures. Based on the proposed methodology, our Power Estimation Tool at System-Level (PETS) is developed.
Thursday, 21st March, 16h00 (Corsica F022 + 309N Lannion) by Sanjay Rajppadhye, Colorado State University:
Title:  Whats wrong with GPGPU and how to fix it
Abstract: GPUs (Graphics Processing Units) are currently the hottest topic in computing. They were originally developed as special purpose accelerators for graphics rendering, since the game industry needed very high performance on this niche domain. Over the past decade or so, many smart people realized that these special chips could be used for much more than graphics. Initially this effort was very difficult, and led by “heroic/masochistic programmers” who were willing to sweat blood to get the last ounce of performance. In 2006 NVIDIA, one of leading manufacturers of GPUs, released CUDA, a programming API to expose GPU computing to the “merely macho” programmers, but this was sufficient. There is now a thriving ecosystem around CUDA and OpenCL (a similar programming standard put out by another industry consortium). On the hardware side, many of the top-500 supercomputers in the world today have GPU-based co-processors (called accelerators), and are delivering unprecedented performance.
However, using GPUs for general purpose computing is doomed to failure. As we move the next, exascale generation, the dominating cost metric will be energy. I will demonstrate, using arguments from the IPDPS 2011 keynote talk by Bill Dally (CTO, NVIDIA) why GPUs are terribly energy inefficient when it comes to computations that have dependences. I will argue that fixes to these problems proposed in the literature are making GPUs more and more like CPUs. This is not necessarily a bad idea in and of itself, but for niche, special-purpose application domains, it is “throwing the baby away with the bathwater.” I will propose, for an application class called dense stencil computations, a new, simple extension to GPU architectures, called SPU. I will discuss the impact of the new architecture on the programming API, the run-time system, and ultimately domain specific compilation to this new target.
Tuesday, 26th Feb. 2013, 10h (020G Lannion), PhD defense: Mahtab Alam, CAIRN-IRISA:
Title: Power-Aware Adaptive Techniques for Wireless Sensor Networks
Abstract:
Wireless Sensor Networks (WSN) are a fast emerging technology with potential applications in various domains of daily-life, such as structural and environmental monitoring, medicine, military surveillance, robotic explorations etc. WSN devices are required to operate for a long time with limited battery capacity, therefore, the most important constraint in WSN is energy consumption. In this thesis, we propose algorithmic-level dynamic and adaptive optimization techniques for energy reduction in WSN. First, an accurate energy model is presented. This model relies on real-time power measurements of various scenarios that can occur during communication between sensor nodes. It is concluded that MAC layer plays a pivotal role for energy reduction. Then, a traffic-aware dynamic MAC protocol is presented which dynamically adapt the wake-up schedule of sensor nodes through traffic estimation. An adaptive algorithm is designed for this purpose that is heuristically modeled to understand the convergence behavior of algorithmic parameters. The proposed protocol is applied to body area networks and it outperforms other low-power MAC protocols in terms of latency as well as energy consumption and consequently increases the lifetime from three to six times. Finally, an SNR-based adaptive transmit power optimization technique is applied under time-varying channels. The output power is dynamically tuned to best power level under slow varying channel, which results in an average gain by two times.
Friday, 22th Feb. 2013, 10h30-11h30 (309N Lannion), seminar by Danuta Pamula, Silesian University of Technology:     
Title: Arithmetic operators on GF(2^m) for cryptographic applications: performance – power consumption – security tradeoffs
Abstract:
The efficiency of devices performing arithmetic operations in finite field is crucial for the efficiency of ECC systems. The robustness of the system also depends on the robustness of the operators.  The aim of conducted researches described in the dissertation was to propose efficient and robust against power analysis side-channel attacks hardware arithmetic operators on GF(2^m) dedicated to elliptic curve cryptography (ECC) applications. We propose speed and area efficient hardware solutions for arithmetic operators on GF(2^m). Designed units are flexible and operate, due to assumed applications, on large numbers (160-600 bits). Next we propose algorithmic and architectural modifications improving robustness against some side-channel power analysis attacks. The final goal described was to find a trade-off between security of arithmetic operators and their efficiency. We were able to perform such modifications increasing robustness of designed hardware arithmetic operators, which do not impact negatively overall operator performance. The attempt to protect the lowest operations level of ECC systems, the finite field level, is a first known attempt of that type. Until now researches described in literature on the subject did not concern the finite field level operations protection. They only considered protections at curve or protocol levels. Proposed protections contribute and we may say complete already developed means of protections for ECC systems.
Thursday, 14th Feb., 10h30-11h30 (309N Lannion), Yousri Ouerhani, IUT Lannion-Univ. Rennes 1:     
Title: Contribution à  la définition, à l’optimisation et à l’implantation des IP de traitement du signal et des données en temps réel sur des cibles programmables (travaux de thèse)
Abstract: Depuis quelques années, les implantations optiques des applications de traitement d’image ont connu un développement et un succès croissant. Le traitement optique de l’information suscite aujourd’hui moins d’intérêt que dans les années 80-90. Ceci est dû essentiellement à l’encombrement des réalisations optiques, la qualité d’image finale et le coût des composants optiques. De plus, les réalisations optiques ont eu du mal à s’affranchir de l’avènement des circuits numériques. C’est dans ce cadre que s’inscrivent les travaux de cette thèse dont l’objectif est de proposer une implantation numérique des méthodes optiques de traitement d’images. Pour réaliser cette implantation, nous avons choisi d’utiliser les FPGA et les GPU grâce aux bonnes performances de ces circuits en particulier en terme de rapidité. En outre, pour améliorer la productivité, nous nous sommes focalisés sur la réutilisation des blocs préconçus ou IP « Intellectual Properties ». Bien que les IP commerciales existantes soient optimisées, ces dernières sont souvent payantes et dépendent étroitement de la carte utilisée. La première contribution est de proposer une implantation optimisée des IP pour le calcul de la transformée de Fourier (FFT) et de la transformée en cosinus (DCT). En effet, le choix de ces deux transformations est justifié par l’utilisation massive de ces deux transformées (FFT et DCT), plus particulièrement dans les algorithmes de reconnaissance de formes et de compression. La deuxième contribution est de valider le fonctionnement des IP proposées par un banc de tests et de mesures. Enfin, la dernière contribution est de concevoir une maquette, sur FPGA et GPU, des applications de reconnaissance de formes et de compression. Un des résultats probant obtenu dans cette thèse consiste à proposer une IP FFT trois fois plus rapide que celle de Xilinx et de pouvoir ainsi réaliser 4700 corrélations par seconde.
Wednesday, 13th Feb., 11h-12h (309N Lannion), Karim Bigou, CAIRN-INRIA-IRISA:      
Title: Opérateur matériel de tests de divisibilité par des petites constantes sur de très grands entiers
Abstract: Dans ce travail, nous présentons un opérateur arithmétique matériel dédié aux tests de divisibilité par des petites constantes sur des grands entiers. Ces grands entiers, de plusieurs centaines de bits, sont représentés en multi-précision. La méthode proposée permet de n’effectuer qu’un très faible nombre de calculs pour chaque mot de la représentation multi-précision. Par exemple, elle permet de tester la divisibilité par (2^a; 3; 5; 7; 9), où 1 <= a <=12, beaucoup plus efficacement qu’en testant la divisibilité par chacune des petites constantes séparément. La méthode proposée a été implantée et validée sur circuit FPGA.
Tuesday, 12th Feb. 2013, 10h (020G Lannion), PhD defense: Vivek Tovinakere Dwarakanth, CAIRN-IRISA:
Title: Ultra-Low Power Reconfigurable Architectures for Controllers in Wireless Sensor Network Nodes
Abstract: A wireless sensor network (WSN) node may need to process sig- nals from various sensors and perform different transceiver tasks apart from being able to change its functions dynamically. A controller in the node is therefore required to execute different control tasks to manage its resources implying that flexibility is a key concern. Microcontrollers and FPGAs have been proposed to address the need for flexibility at the cost of reduced energy efficiency. In this thesis, ultra-low power flexible controllers for WSN nodes based on reconfigurable microtasks are explored. A reconfigurable microtask is a digital control unit with a reconfigurable finite state machine (FSM) and datapath. Scalable architectures for reconfigurable FSMs along with variable precision adders in data- path are proposed for flexible controllers in this work. Power gating is considered for FSMs and adders for low power operation. First, the design issues in power gating are studied extensively. Models for estimation of key design parameters of power-gated circuits are derived at gate level. Next, power gating opportunities are determined in reconfigurable adders and FSMs proposed for microtasks. In adders, reconfigurability is used for varying the precision of operation and saving energy by power-gating unused logic. Power gating at the level of lookup table logic is proposed to achieve active leakage power reduction in reconfigurable FSMs. The proposed models are then applied to analyze energy savings in logic clusters due to power gating. Power estimation results show good performance of proposed architectures on different metrics when compared with other solutions in the design space of controllers
Wednesday, 23th Jan. 2013, 14h30-15h30 (309N  Lannion + Bréhat Rennes), Pascal Cotret CAIRN-IRISA:
Title: Protection des architectures hétérogènes multiprocesseurs dans les systèmes embarqués. Une approche décentralisée basée sur des pare-feux matériels.
Abstract:
  One of the goals of this thesis is to propose a method to protect communications and memories in a multiprocessor architecture implemented in a FPGA reconfigurable chip. The method is based on the implementation of hardware mechanisms offering monitoring and cryptographic features in order to give a secured execution environment according to a given threat model. The main goal of the solution proposed in this work is to minimize perturbations in the data traffic ; it is considered that it  can be accomplished by focusing on the latency impact of our security mechanisms. Our solution is also sensible to attack events : as soon as an attack is detected, an update process of security policies can be enabled.
Thursday, 20th Dec. 2012, 10h15 (137C Lannion), PhD defense: Karthick Parashar, CAIRN-IRISA:
Title: System-level Approaches for Fixed-point Refinement of Signal Processing Algorithms
Abstract:
The fixed-point refinement problem is a combinatorial optimization problem whose search space grows exponentially. It is known to be NP-hard in complexity. Scalability issues involved in performing fixed-point refinement are the central theme of this thesis. A divide-and-conquer technique, where a given system is decimated to smaller sub-systems organized in a hierarchy is at the heart of this approach. This paves way for fast accuracy evaluation and the proposed hierarchical word-length optimization problem. Due to the reduction in number of variables, the convergence of hierarchical optimization problem to a solution is much faster than in the classical case. The single noise source (SNS) model has been proposed to study the quantization error statistics. Instead of just focusing on the average noise-power and mean of the errors due to quantization, it also provides analytical formulae for deriving statistical parameters of the random process generating quantization errors due to fixed-point simulation. In the presence of un-smooth operations such as QAM-slicing, Min() or Max() etc., it is inevitable to use fixed-point simulation. A technique for analytical evaluation of quantization error statistics in the presence of un-smooth quantizers applicable for feed-forward networks is also proposed. In order to address systems with feedback involving un-smooth operations, a hybrid technique that makes use of the SNS model to accelerate fixed-point simulation is proposed. A convex-optimization framework is proposed as an improved heuristic to solve the word-length optimization problem. This not only improves the quality of the solution but also solves the problem much faster than classical iterative approaches. Application of the proposed techniques has resulted in improved reduction in system costs even and a reduction of several orders of magnitude in the over all time required for fixed-point refinement.
Wednesday, 19th Dec. 2012, 14h-15h (309N), by Quang-Hai Khuat CAIRN-IRISA:       
Title: Spatio-Temporal Scheduling for 3D Reconfigurable & Multiprocessor Architecture
Abstract:
Un des challenges pour les circuits intégrés en trois dimension (3D ICs) consiste à définir des mécanismes de gestion efficace afin de garantir que toutes les ressources d’exécution soient utilisées au mieux possible. Ce travail répond à ce défi et propose un algorithme d’ordonnancement spatio-temporel en mesure de gérer l’instanciation des tâches à la fois sur la couche multiprocesseur et la couche reconfigurable de la plateforme. Le modèle d’architecture proposé basé sur la technologie 3D ICs, et est composé d’une couche MultiProcessor (CMP) homogène au-dessous d’une couche de type reconfigurable (embedded Field-Programmable Gate Array, eFPGA) homogène. Ces deux couches sont supposées s’interconnecter grâce à des vias verticaux traversant les étages de silicium (TSVs). Notre algorithme défini par une adaptation de l’algorithme Proportionate-fair (Pfair), calcule l’ordonnancement spatio-temporel des tâches matérielles sur les ressources reconfigurables en minimisant le coût de communication entre les tâches et projette ensuite les tâches logicielles associées, sur la couche multiprocesseurs. Les résultats obtenus montrent que notre proposition apporte des avantages en termes de coût de communication et également en temps d’exécution. Le gain moyen est approximativement égale à 14,5 % comparativement à des solutions ”equivalentes” produites par l’algorithme récursif Branch and Bound (BB).
Monday, 17th Dec. 2012, 9h30 (Gliwice Poland), PhD defense: Danuta Pamula CAIRN-IRISA-Silesian University of Technology:
Title: Arithmetic operators on GF(2^m) for cryptographic applications: performance – power consumption – security tradeoffs
Abstract:
The efficiency of devices performing arithmetic operations in finite field is crucial for the efficiency of ECC systems. The robustness of the system also depends on the robustness of the operators.  The aim of conducted researches described in the dissertation was to propose efficient and robust against power analysis side-channel attacks hardware arithmetic operators on GF(2^m) dedicated to elliptic curve cryptography (ECC) applications. We propose speed and area efficient hardware solutions for arithmetic operators on GF(2^m). Designed units are flexible and operate, due to assumed applications, on large numbers (160-600 bits). Next we propose algorithmic and architectural modifications improving robustness against some side-channel power analysis attacks. The final goal described was to find a trade-off between security of arithmetic operators and their efficiency. We were able to perform such modifications increasing robustness of designed hardware arithmetic operators, which do not impact negatively overall operator performance. The attempt to protect the lowest operations level of ECC systems, the finite field level, is a first known attempt of that type. Until now researches described in literature on the subject did not concern the finite field level operations protection. They only considered protections at curve or protocol levels. Proposed protections contribute and we may say complete already developed means of protections for ECC systems.
Monday, 10th Dec. 2012, 10h15 (020G, Lannion), HDR defense: Olivier Berder CAIRN-IRISA-ENSSAT-Univ. Rennes1:
Title: Systèmes multi-antennes et efficacité énergétique des réseaux de capteurs sans fil
Abstract:
L’ensemble de nos travaux peut se décomposer en trois axes. Le premier concerne le précodage dans les systèmes multi-antennes (MIMO), qui consiste à adapter le signal au canal de propagation. Nous avons cherché à généraliser l’expression du précodeur max-dmin pour plusieurs voies de données et des constellations quelconques. En vue d’une implémentation, nous avons commencé à analyser les possibilités de réduction de la complexité tant à l’émission qu’à la réception. Le second axe regroupe nos travaux de modélisation et d’optimisation énergétique des réseaux de capteurs. Sur la base de mesures expérimentales, nous avons développé un modèle de consommation hybride, qui nous a servi à opérer en particulier une adaptation dynamique de l’intervalle de réveil des nœuds. Les communications coopératives, qui font l’objet de notre troisième thématique, font le lien entre les deux premiers axes, puisqu’elles utilisent la diversité apportée par les antennes multiples pour diminuer la consommation globale d’énergie dans les réseaux de capteurs. Nous avons proposé des schémas de transmission originaux dans lesquels les relais peuvent échanger leurs données avant de les transmettre sous formes de codes spatio-temporels. Nous avons fait un premier pas vers leur implémentation en proposant des couches d’accès dédiées aux relais.
Thursday, 6th Dec. 2012, 10h15 (020G, Lannion), PhD defense: Le Quang Vinh Tran, CAIRN-IRISA:
Title: Energy Efficient Cooperative Protocols for Wireless Sensor Network
Abstract:
  Dans cette thèse, nous avons proposé un nouveau schéma de transmission basé sur l’échange de données entre relais (fDSTC). Via des simulations numériques et des analyses mathématiques, le protocole fDSTC est comparé en termes de taux d’erreur, de probabilité de coupure, de diversité et d’efficacité énergétique avec les schémas plus classiques de codes spatio-temporel distribués (cDSTC), en utilisant des relais non-régénératif (NR-relais) et des relais régénératif (R-relais). De plus, le protocole fDSTC est exploité dans un système multi-antennes et son efficacité énergétique est montrée en utilisant un modèle d’énergie typique largement utilisé dans la littérature, ainsi qu’ un modèle réaliste basé sur la plate-forme de réseaux de capteurs PowWow. Bien que peu considéré dans la littérature sur les techniques de relais coopératifs , le protocole MAC a une grande influence sur la consommation d’énergie totale des réseaux. Cela conduit à une grande motivation pour concevoir un protocole MAC coopératif, MAC-RIC, en combinant les techniques d’échantillonnage de préambule et relais coopératifs. Les résultats analytiques confirment encore l’intérêt d’utiliser les techniques de relais coopératif, mais leur efficacité énergétique peut être affectée par les charges de trafic et la latence désirée.
Thursday, 8th Nov. 2012, 14h-16h (020G), PhD defense: Chenglong Xiao, CAIRN-IRISA:
Title: Custom Operator Identification for High-level Synthesis
Abstract: It is increasingly common to see custom operators appear in various fields of circuit design. Custom operators that can be implemented in special hardware units make it possible to reduce code size, improve performance and reduce area. In this thesis, we propose a design flow based on custom operator identification for high-level synthesis. The key issues involved in the design flow are: automatic enumeration and selection of custom operators from a given high-level application code and re-generation of the source code incorporating the selected custom operators. Unlike the previously proposed approaches, our design flow is quite adaptable and is independent of high-level synthesis tools (i.e., without modifying the scheduling and binding algorithms in high-level synthesis tools). Experimental results show that our approach achieves on average 19%, and up to 37% area reduction, compared to a traditional high-level synthesis. Meanwhile, the latency is reduced on average by 22%, and up to 59%. Furthermore, on average 74% and up to 81% code size reduction can be achieved.
Tuesday, 25th Sep. 2012, 11h-12h (309N + Corsica), by Mythri Alle, CAIRN-IRISA:
Title: Compiling for Coarse-Grained Reconfigurable Architectures based on dataflow execution paradigm   
Abstract:
The talk presents a brief description of a Coarse-Grained Reconfigurable architecture and the issues that have to be addressed when compiling for such an architecture. Later, it describes the techniques employed to address these issues. I will also present the results we have obtained for few kernels from linear algebra and cryptography domains.
Friday, 14th Sep. 2012, 14h-16h (amphi 137C), PhD defense: Antoine Eiche, CAIRN-IRISA:
Title: Ordonnancement temps réel pour architectures reconfigurables hétérogènes basé sur des structures de réseaux de neurones
Abstract:
L’évolution constante des applications, que ce soit en complexité ou en besoin de performances, impose le développement de nouvelles architectures. Parmi l’ensemble des architectures proposées, les architectures reconfigurables dynamiquement (ARD) offrent des performances proches d’un circuit dédié tout en proposant davantage de flexibilité. Cette flexibilité est obtenue grâce au mécanisme de “reconfiguration dynamique” qui permet de multiplexer temporellement et spatialement l’exécution d’applications. Cette thèse se focalise sur la création d’ordonnanceurs temporels et spatiaux pour ARD. Parce que nous ciblons l’exécution d’applications complexes – composées de plusieurs tâches dont l’ordre d’exécution n’est pas connu à l’avance – les algorithmes d’ordonnancement doivent être exécutés en ligne et les solutions obtenues en des temps très brefs. À cette fin, nous réalisons nos algorithmes d’ordonnancement en nous basant sur des réseaux de neurones de Hopfield (RNH) qui offrent l’avantage de produire des solutions rapidement. De plus, leur simplicité de fonctionnement (peu de structures de contrôle) permet de les implémenter efficacement sur des ARD de type FPGA.
Thursday, 13th Sep. 2012, 15h-16h (309N + Bréhat), by Liam Marnane, University College Cork:
Title: FPGA Implementation of the SHA-3 candidate algorithms
Abstract:
The NIST run SHA-3 competition is nearing completion. Currently in its final round, the five remaining competitors are still being examined in hardware, software and for security metrics in order to select a final winner. While there have been many area and speed results reported, one such metric that doesnot appear to be covered in very great detail is that of power and energy measurements on FPGA. This workattempts to add some new results to this area, namely,measured area, power, energy and iteration time results.
Tuesday, 11th Sep. 2012, 11h-12h (309N), by Liam Marnane, University College Cork:
Title: Biomedical Signal Processing: EEG
Abstract:This talk will describe the development of an automated system for the detection of seizures in Neonatal EEG. It will describe the signal processing and machine learning techniques employed and our current steps to validate the performance of the algorithm for clinical use. I will then describe the application of the algorithm to the detection of epileptiform activity in adult EEG and our investigation of the algorithms suitability for implementation in an ambulatory EEG recording system.
Thursday, 6th Sep. 2012, 15h15-16h15 (309N + Aix), by Gabriel Caffarena, Universidad San Pablo CEU:
Title: Fixed-Point Optimization with GPUs
Abstract: Fixed-point arithmetic is commonly selected for the implementation of low-cost, high-performance VLSI circuits devoted to signal and image processing. In order to produce highly optimized systems, fixed-point optimization is applied. During the optimization loop, the mathematical error produced by finite word-lengths is continuously assessed, leading to long design times. Thus, it is essential to speedup error estimation. In this talk, the parallelization of fixed-point optimization using last-generation GPU devices is addressed. Speedups of x60 are achieved when compared to 1 Intel core. The capabilities of GPUs to perform fixed-point optimization are analyzed, providing limits to the maximum complexity of the fixed-point circuits that can be handled.